SU1249536A1

SU1249536A1 - Digital filter

Info

Publication number: SU1249536A1
Application number: SU833682848A
Authority: SU
Inventors: Борис Сергеевич Демченко; Арнольд Францевич Зубович; Борис Федорович Толкунов
Original assignee: Demchenko Boris S; Zubovich Arnold F; Tolkunov Boris F
Priority date: 1983-12-30
Filing date: 1983-12-30
Publication date: 1986-08-07

Abstract

.Изобретение относитс к электроизмерительной технике и предназначено дл вьделени повтор ющихс сигналов из шума, моменты по влени которых распределены во времени случай- лым образом. Цель изобретени - повышение достоверности диагностических оценок исследуемых сигналов на фоне шумов, моменты по влени которых распределены случайнь образом. Цифровой фильтр содержит аналого-цифровой преобразователь , компараторы, сумматор, счетчики, блоки пам ти, регистры, блок элементов 2И-2ИЛИ, элемент НЕ, элемент И, блок управлени . 2 ил. Q S лThe invention relates to electrical measuring equipment and is intended for the repetition of repetitive signals from noise, the occurrences of which are distributed in time in a random fashion. The purpose of the invention is to increase the reliability of diagnostic evaluations of the studied signals against noise, the moments of which are distributed randomly. The digital filter contains an analog-to-digital converter, comparators, adder, counters, memory blocks, registers, a block of elements 2I-2OR, an element NOT, an element I, and a control unit. 2 Il. Q S l

Description

Изобретение относитс к электроизмерительной технике и предназначено дл выделени повтор ющихс сигналов из шума, моменты по влени которых распределены во времени случай- ным образом, и может быть использовано в биологии, медицине дл анализа электроэнцефалограмм, диагностики в системах технологического контрол , автоматического управлени и др. област х .The invention relates to electrical measuring equipment and is intended to isolate repetitive signals from noise, the occurrences of which are randomly distributed in time, and can be used in biology and medicine for analyzing electroencephalograms, diagnostics in process control systems, automatic control, etc. region x.

Цель изобретени - повьшение достоверности диагностических оценок исследуемых сигналов на фоне шумов, моменты по влени которых распределены случайным образом..The purpose of the invention is to increase the reliability of diagnostic evaluations of the studied signals on the background of noise, the moments of which are distributed randomly.

На фиг. 1 изображена блок-схема цифрового фильтра; на фиг, 2 - схема блока управлени .FIG. 1 shows a block diagram of a digital filter; Fig. 2 is a control block diagram.

Цифровой фильтр содержит аналого- цифровой преобразователь (АЦП) 1, входной компаратор 2, сумматор 3, счетчик (циклов) 4, блок 5 управлени счетчик 6 адреса, первый 7 и второй 8 блоки пам ти, регистры 9-11, блок элементов 2И-2Ш1И 12, элемент НЕ 13, счетчик (начальной зоны) 14, (цифровые ) компараторы 15 и 16, элемент И 17 счетчик (длины реализации) 18, вход 19The digital filter contains an analog-to-digital converter (ADC) 1, input comparator 2, adder 3, counter (cycles) 4, block 5 controls the counter 6 addresses, the first 7 and second 8 memory blocks, registers 9-11, the block of elements 2I- 2SH1I 12, element NOT 13, counter (initial zone) 14, (digital) comparators 15 and 16, element AND 17 counter (implementation lengths) 18, input 19

задани начальной зоны, вход 20 зада- 30 ствл етс . контроль компаратором 16initial zone settings, input 20 is set to 30. control by comparator 16

ни длины реализации, вход 21 блока 5, выход 22 компаратора, выход 23 {i вход 24 блока 5, выходы 25-31 блока 5, входы 32 и 33 блока 5.no realization length, input 21 of block 5, output 22 of the comparator, output 23 {i input 24 of block 5, outputs 25-31 of block 5, inputs 32 and 33 of block 5.

Блок 5 управлени (фиг. 2) содержит генератор 34 тактовых импульсов , делитель 35 и 36 частоты, элемент НЕ 37, элементы И 38-41, триггеры 42-44, элементы ИЛИ 45-48 элементы 49-60 задержки, элементы И-НЕ 61, элемент И 62, триггер 63.The control unit 5 (Fig. 2) contains a clock pulse generator 34, a frequency divider 35 and 36, a HE element 37, AND 38-41 elements, triggers 42-44, OR elements 45-48 delay elements 49-60, AND-NOT elements 61, element 62 and trigger 63.

Блок 5 формирует последовательность команд дл управлени работой фильтра.Block 5 generates a sequence of commands to control the operation of the filter.

В исходном состо нии счетчики 14, 6, 18, регистры 9-11, блоки 7 и 8, триггеры 43, 44 установлены в нулевое положение. На счетчике 4, входах 19 и 20 устанавливаютс соответственно необходимый объем выборки (число циклов накоплени ), код, соответствующий длине на 1ального участка реализации, и код, соответствующий длине реализации.In the initial state, the counters 14, 6, 18, registers 9-11, blocks 7 and 8, triggers 43, 44 are set to zero. On counter 4, inputs 19 and 20, the required sample size (the number of accumulation cycles), the code corresponding to the length of the implementation segment, and the code corresponding to the implementation length are set respectively.

Аналоговый сигнал, преобразованный в дискретные отсчеты, поступает С выхода АЦП 1 через входы блока элементов 2И-2ИЛИ 12, в регистр 9 иAn analog signal, converted to discrete samples, comes from the output of ADC 1 through the inputs of the block of elements 2I-2ILI 12, into the register 9 and

кода; заданного на входе 20 и подсчитанного счетчиком 18, т.е. осуществл етс контроль длительности записываемой реализации после им35 пульса Спайка.code; specified at the input 20 and counted by the counter 18, i.e. the duration of the recorded implementation is monitored after the 35 Spike pulse.

При совпадении кодов компаратор вырабатывает потенциал, по которому запрещаетс прохождение информации на вход счетчика 18 через элемент И When the codes coincide, the comparator generates a potential that prevents the passage of information to the input of the counter 18 through the element

40 прекращаетс циклическа запись дис кретных отчетов от АЦП- 1 в блок 7 и разрешаетс блоку 5 вьфабатывать командные сигналы дл сдвига инфорЙ ции по чейкам блока 7 пам ти. Сдви40, cyclic recording of discrete reports from ADC-1 to block 7 is stopped, and block 5 is allowed to overwrite command signals to shift the information across the cells of memory block 7. Shift

45 информации осуществл етс дл распо ложени в начальных чейках пам ти участка реализации необходимой длительности до по влени спайки и в последующих чейках реализации45 information is carried out for the location in the initial cells of the memory of the implementation site of the required duration before the appearance of the commissure and in the subsequent cells

50 участка после импульса Спайка.50 plot after spike pulse.

Сдвиг информации производитс н число чеек, равных разности кодов записанных в счетчике 14 и на входе 19.The information is shifted to the number of cells equal to the difference between the codes recorded in the counter 14 and the input 19.

55 Дл режима сдвига информации по чейкам блока 7 пам ти дл нулевой чейки блок 5 вначале вырабатывает команду приема информации в ре55 For the information shift mode on the cells of the memory block 7 for the zero cell, the block 5 first generates a command for receiving information in the reg

1ПО команде, поступающей по цепи 28, записываетс по нулевому адресу в блок 7 и в счетчик 6 добавл етс единица. Следуюищй дискретный отчет записываетс по первому адресу блока и т.д. После записи информации по всем чейкам в блоке 7 производитс стирание ранее записанной информации в нулевой чейке и запись в нее вновь поступившей информации и т.д. по всем чейкам пам ти, таким образом производитс циклическое обновление информации .The 1D command received over the circuit 28 is written to the zero address in block 7 and one is added to the counter 6. The next discrete report is recorded at the first block address, and so on. After recording the information on all the cells in block 7, the previously recorded information is erased in the zero cell and the newly received information is written into it, etc. on all the memory cells, thus, cyclical updating of information is performed.

При наличии в исследуемом сигнале синхронизирующего импульса (Спайка) компаратор 2 вырабатывает импульс, который устанавливает триггер 43 в 1, на выходе 30 блока 5 по вл етс потенциал, разрешающий работу счетчика 14 и прохождение сигнала через элемент И 17 на вход счетчика 18. По цепи 29 вырабатываетс сигнал, по которому в счетчик 14 заноситс код адреса, наход щийс в счетчике 6 в момент по влени имIf there is a synchronizing pulse (Spike) in the signal under study, comparator 2 generates a pulse that sets the trigger 43 to 1, the output 30 of block 5 shows the potential allowing the counter 14 to work and the signal passing through AND 17 to the counter 18 input. 29, a signal is generated, by which the address code in counter 6 is entered into counter 14 at the moment of its appearance

пульса Спайка и продолжаетс запись дискретных отсчетов в блок 7, при этом после каждой записи в счетчик 18 добавл етс единица и осущекода; заданного на входе 20 и подсчитанного счетчиком 18, т.е. осуществл етс контроль длительности записываемой реализации после им35 пульса Спайка.Spike pulse and the recording of discrete samples continues in block 7; in this case, after each recording, a unit and an intercept code are added to the counter 18; specified at the input 20 and counted by the counter 18, i.e. the duration of the recorded implementation is monitored after the 35 Spike pulse.

При совпадении кодов компаратор 16 вырабатывает потенциал, по которому запрещаетс прохождение информации на вход счетчика 18 через элемент И 17When the codes coincide, the comparator 16 generates a potential that prevents the passage of information to the input of the counter 18 through the element AND 17

40 прекращаетс циклическа запись дискретных отчетов от АЦП- 1 в блок 7 и разрешаетс блоку 5 вьфабатывать командные сигналы дл сдвига инфорЙ - ции по чейкам блока 7 пам ти. Сдвиг40, cyclical writing of discrete reports from ADC-1 to block 7 is stopped, and block 5 is allowed to write command signals to shift information across the cells of memory block 7. Shift

45 информации осуществл етс дл расположени в начальных чейках пам ти участка реализации необходимой длительности до по влени спайки и в последующих чейках реализации45 information is carried out to locate in the initial cells of the memory of the implementation site of the required duration before the appearance of the commissure and in the subsequent sales cells

Сдвиг информации производитс на число чеек, равных разности кодов, записанных в счетчике 14 и на входе 19.The information is shifted by the number of cells equal to the difference of the codes recorded in the counter 14 and the input 19.

55 Дл режима сдвига информации по чейкам блока 7 пам ти дл нулевой чейки блок 5 вначале вырабатывает команду приема информации в ре3 55 For the information shift mode by the cells of the memory block 7 for the zero cell, the block 5 first generates a command for receiving information in pe3

гистр 10 по цепи 26, при этом считанна информаци заноситс в регистр 1 и по команде, поступающей по цепи 27 переписываетс в регистр 9, а в счетчик 6 по цепи 31 добавл етс единица , в результате выбираетс следующий адрес ( чейка блока 7). По команде , поступающей по цепи 26, содержимое первой чейки блока 7 переписываетс в регистр 10 и по тому же адресу в чейку записываетс содержимо нулевого адреса с регистра 9 по команде 28 и блокируетс одна из команд приема в регистр 10 путем установки триггера 63 в нулевое положение (фиг. 2). Далее по команде 27 содержимое первой чейки из регистра 10 переписываетс в регистр 9, добавл етс единица в счетчик 6, содержимое второй чейки блока 7 переписываетс в регистр 10, а содержимо первой чейки с регистра 9 записываетс во вторую чейку и т.д.the horn 10 is on circuit 26, the information read is entered into register 1 and is sent to register 9 by a command received via circuit 27, and one is added to counter 6 via circuit 31, which results in the following address being chosen (cell of block 7). On a command received via circuit 26, the contents of the first cell of block 7 are rewritten into register 10 and, at the same address, the content of the zero address from register 9 is written into the cell by command 28 and one of the receive commands is blocked in register 10 by setting trigger 63 to zero. (Fig. 2). Then, by command 27, the contents of the first cell from register 10 are rewritten to register 9, the unit is added to counter 6, the contents of the second cell of block 7 are written to register 10, and the contents of the first cell from register 9 are written to the second cell, etc.

После сдвига всей информации блока .7 на один адрес на выходе счетчика 6 по вл етс сигнал, который заноситс в счетчик 14. Компаратхэр 15 троизводит сравнение кодов, зафиксированных в счетчике 14 и входе 19, при несовпадении кодов повтор етс сдвиг всей информации еще на один адрес и т.д. Признаком окончани сдвига информации служит сигнал сравнени на выходе компаратора 15. Этот сигнал разрещает прием сигналов в счетчик 4, считывание (запись) в блок 8 и формируетс программа сложени блоком 5.After all the information in block 7 has been shifted by one address, a signal appears at the output of counter 6, which is entered into counter 14. Comparater 15 makes a comparison of the codes recorded in counter 14 and input 19, if the codes do not match, the entire information is shifted by one more address, etc. A sign of the end of the shift of information is the comparison signal at the output of the comparator 15. This signal enables reception of signals to counter 4, reading (writing) into block 8, and an addition program is formed by block 5.

Из блока 8 (по нулевой чейке) считываетс информаци на один из входов сумматора 3 на другие входы сумматора поступает считанна информаци из блока 7 (по нулевой чейке). с выхода регистра 10 по команде 26. Результат суммировани поступает в регистр 11 и по команде 25 фиксируетс в регистре 11, затем по команде 28 записываетс в нулевую чейку блока 8, а в счетчике 6 добавл етс единица. Аналогичным образом производитс перепись со сложением содержимого первой чейки блока 7 в первую чейку блока 8 и т.д. UocSie переписи со сложением последней чейки на выходе счетчика 6 по вл етс импульс, который заноситс в счетчики 4 и 14, в результате на выходе компаратора 15 по вл етс сигнал, запрещающий режимFrom block 8 (at the zero cell) the information is read to one of the inputs of the adder 3 to the other inputs of the adder the read information comes from block 7 (at the zero cell). from the output of register 10 by the command 26. The result of the sum enters register 11 and by command 25 is fixed in register 11, then by command 28 is written into the zero cell of block 8, and in counter 6 is added one. Similarly, a census is made with the addition of the contents of the first cell of block 7 to the first cell of block 8, etc. The census uocSie with the addition of the last cell at the output of counter 6 appears a pulse, which is entered into counters 4 and 14, as a result, the output of the comparator 15 is a signal prohibiting the mode

49536 -49536 -

сложени , и счетчик 18 сбрасываетс в нулевое положение. На этом один полньй цикл накоплени заканчиваетс . При установке в счетчик 4 числаadd, and the counter 18 is reset to zero. This completes one full accumulation cycle. When installed in the counter 4 numbers

5 циклов больше, чем один, производитс накопление информации в блоке 8 аналогичным образом до достижени заданного числа циклов накоплени . После достижени заданного числа цикto лов накоплени на выходе счетчика 4 по вл етс сигнал, который сбрасывает триггер 43 в О (фиг. 2), запрещает прохождение сигналов от компаратора -2 на вход триггера 42 дл заJ5 пуска. На зтом полный цикл работы накопител заканчиваетс .5 cycles more than one, information is accumulated in block 8 in the same way until the specified number of accumulation cycles is reached. After reaching a predetermined number of accumulation cycles, a signal appears at the output of counter 4, which resets trigger 43 into O (FIG. 2), prohibits the passage of signals from comparator -2 to trigger input 42 for blocking J5. At this point, the full cycle of the drive ends.

В результате накоплени в блоке 8 будет зафиксирована крива в первых 2Q каналах с предисторией, а в последующих , каналах - информаци после импульса Спайка.As a result of the accumulation in block 8, the curve will be fixed in the first 2Q channels with a prehistory, and in subsequent channels - information after the Spike pulse.

Claims

Invention Formula

25 Digital filter containing the first, second and third registers, the first memory block, the output of which through the second register is connected to the first

- the input of the adder, the output of which prd30

the key is connected to the information input of the third register, the output of the first register is connected to the information input of the first memory block, the address input is connected to the information output of the address counter, the output

transfer of which is connected to the counting input of the first counter, 1 block of Control, the first input of the input comparator is connected to the information input of the analog-digital converter and

is an information entry

filter, and the second input of the input comparator is the input of the reference voltage of the filter, characterized in that, in order to increase the reliability, a second memory block is inserted into the block of elements 2I-2Sh1I, the element is NOT, the second and third counters, the first and the second comparators, the element And, the output of which

50

connected to the counting input of the second

counter, information output of which is connected to the first input of the first comparator, the output of which is connected to the first input of the element I, 55

the output of the third register is connected to the information input of the second memory block, the output of which is connected to the second input of the adder, the output of the second register is connected to the second input of the block of elements, the third and fourth inputs of which are connected respectively to the output of the element and the output of the analog-digital converter, the information input of the address counter is connected to the address input of the second memory block and the installation input of the third counter, whose information output is connected to the first input of the second comparator, output One of which is connected to the control input of the second memory block and the installation input of the first counter, the counting input of the third counter is connected to the transfer output of the address counter, and the second inputs of the first and second comparators are the task inputs of the implementation length and the initial zone of the filter, respectively contains four triggers, five AND elements, the AND-NEA element, twelve delay elements, four OR elements, the NOT element, the first and second frequency dividers and a clock pulse generator, the output of which is Connected to the inputs of the first and second frequency dividers, the output of the first frequency divider is connected to the first input of the first element AND and the first input of the second element AND, the output of which is connected to the input of the first delay element, the output of which is connected to the first input of the first element OR and the input of the second element delay, the output of which is connected to the input of the third delay element, the output of which is connected to the input of the fourth delay element, the output of which is connected to the first input of the second OR element and the input of the fifth element of the delay ki, the output of which is connected to the first input of the third element OR, the second input of which is connected to the input of the sixth delay element by the clock input of the first trigger, the first input of the third element I and connected to the output of the fourth element I, the first input of which is connected to the output of the second the frequency divider, the output of the first element AND is connected to the first input of the fifth element AND and the input of the seventh delay element, the output of which is connected to the first input of the fourth OR element and the input of the eighth Delay element, the output of which is It is controlled by the third input of the third OR element and the input of the ninth delay element whose output is connected to the second input of the first OR element and the input of the tenth delay element whose output is connected to the second input of the second OR element and the R input of the second trigger, the output of which is connected to the second input of the fifth element AND, the output of which is connected to the third input of the first element OR the output of the sixth delay element connected to the second input of the fourth element OR and the second input of the eleventh delay element, the output of which is Connected to the third input of the second element OR, the output of the element IS NOT connected to the S-input of the second trigger, the direct output of which is connected to the D-input of the first trigger, the direct output of which is connected to the second input of the third element And whose output is connected to the input The twelfth delay element, the output of which is connected to the R input of the first trigger and the N. input of the third trigger, whose inverse output is connected to the S input of the fourth trigger, the output of the input comparator is connected to the first input of the AND control unit element, the R input. what of the right trigger and the second input of the AND-NOT element of which is connected and connected to the transfer output of the first counter, the output of the fourth element AND, the output of the fourth delay element, the output of the first element OR, and the output of the fourth element OR of the control unit are connected to the clock inputs of the A / D converter, respectively the third, second and first registers, the write control inputs of the first and second memory blocks are connected to the output of the second OR element of the control unit, the output of the third OR element of which is connected to the counter input of the address counter and the second input of the element I, the third input of which is connected to the input of the read resolution of the third counter and connected to the forward output of the fourth trigger of the control unit, output of the third

the element AND of which is connected to the input of the recording entry of the third counter, the output of the element NOT and the output of the first comparator are connected respectively to the first input of the fourth element AND and the second input of the first element AND of the control unit, the second input of the element And which is connected to the output of the element AND of the control unit, the third input the first element And the element of which is not connected and connected to the output of the second comparator.

fiv.2