RU2024194C1

RU2024194C1 - Analog-to-digital converter

Info

Publication number: RU2024194C1
Authority: RU
Inventors: Э.И. Капля
Original assignee: Научно-исследовательский институт измерительных систем
Priority date: 1990-11-26
Filing date: 1990-11-26
Publication date: 1994-11-30

Abstract

FIELD: computer engineering. SUBSTANCE: signal converter has comparator, main storage, digital-to-analog converter, reference signal source, maximum estimator unit, majority element, clock generator, reversing counter, minimum estimator unit, flip-flop, input signal first derivative sign estimator unit, input bus, derivative sign output, output data bus data bus connected through main storage to group of reversing counter outputs and to respective inputs of digital-to-analog converter, maximum estimator unit, and minimum estimator unit whose outputs are connected via majority element to flip-flop data input; third input of majority element is connected to converter input through comparator whose other input is connected to reference signal source through digital-to-analog converter; clock generator is connected with first input of input signal derivative sign estimator unit and through second input of flip-flop, with its other input; it also has write/read unit, unit for adaptation to rate-of-input-signal variation, whose first input is connected to clock generator and second input, with output of derivative sign estimator unit, and its output is connected to other input of reversing counter; group of outputs is connected to group of converter outputs, group of control inputs is connected to group of inputs of unit for adaptation of rate-of-input-signal variation whose second group of outputs is connected with group of inputs of write/read unit one of whose inputs is connected to second input of flip-flop and to clock generator; second input is connected to second input of converter and group of outputs is connected to main storage; device also is provided with unit discriminating moment of input signal variation origin whose first input is connected to clock generator, second input, to flip-flop output, and its first output is connected to unit for adaptation to rate of change of input signal and second output, to group of main storage data inputs. EFFECT: enlarged functional capabilities due to conversion of signals having type

Description

Изобретение относится к устройствам аналого-цифрового преобразования и может быть использовано в кардиологии, измерительной и вычислительной технике, телеметрических системах. The invention relates to devices for analog-to-digital conversion and can be used in cardiology, measuring and computer engineering, telemetry systems.

Известен следящий аналого-цифровой преобразователь (АЦП), содержащий блок сравнения, дешифратор генератор тактовых импульсов, делитель на два, ключи, источник опорного напряжения, два ЦАП, распределитель импульсов, элементы задержки, триггеры, реверсивный счетчик, элементы И, ИЛИ, регистр [1]. Known tracking analog-to-digital Converter (ADC), containing a comparison unit, a decoder clock generator, a divider for two, keys, a reference voltage source, two DACs, a pulse distributor, delay elements, triggers, a reversible counter, AND, OR, register [ 1].

Данное устройство позволяет при определении величины следующего шага квантования учитывать предыдущее состояние АЦП. Это существенно усложняет АЦП, что ограничивает его применение. This device allows you to determine the value of the next quantization step to take into account the previous state of the ADC. This significantly complicates the ADC, which limits its use.

Известен АЦП, содержащий входные клеммы, компаратор, ЦАП, источник опорного сигнала, тактовый генератор, реверсивный счетчик, выходную шину, выходы генератора и реверсивного счетчика и D-триггер [2]. A known ADC containing input terminals, a comparator, a DAC, a reference signal source, a clock generator, a reversible counter, an output bus, outputs of a generator and a reversible counter and a D-trigger [2].

Однако данное устройство имеет ограниченную область применения, что обусловлено наличием большой вероятности существенных локальных ошибок при работе в области предельных значений - ноль/максимум, так как в этом случае счетчик переполняется и формирует максимальное/минимальное (инверсное) число на выходе. Данное решение также не обеспечивает оптимальное по критериям Шеннона и Котельникова преобразование входного сигнала. Вероятность получения избыточных данных ограничивает область применения данного АЦП. Кроме того, данный АЦП решает ограниченный круг задач, так как отсутствует возможность обрабатывать сиг налы с составляющей вида U(t) = A

, что обусловлено отсутствием выделения момента окончания-начала изменения входного сигнала.However, this device has a limited scope, due to the high probability of significant local errors when working in the region of limit values - zero / maximum, since in this case the counter overflows and forms the maximum / minimum (inverse) number at the output. This solution also does not provide optimal input signal conversion according to Shannon and Kotelnikov criteria. The probability of obtaining redundant data limits the scope of this ADC. In addition, this ADC solves a limited range of problems, since it is not possible to process signals with a component of the form U (t) = A

, due to the lack of selection of the moment of the end-beginning of the change in the input signal.

Цель изобретения - расширение области применения за счет преобразования трапецеидальных сигналов. The purpose of the invention is the expansion of the scope by converting trapezoidal signals.

Структурная схема АЦП дана на фиг. 1; структурная схема блока адаптации к скорости изменения входного сигнала - на фиг. 2; временные диаграммы, поясняющие работу блока адаптации к скорости изменения входного сигнала, - на фиг. 3; схема блока выделения момента изменения входного сигнала - на фиг. 4; временные диаграммы, поясняющие его работу, - на фиг. 5 для случая содержания сигналом с триггера продолжительной логической "1" и 6 для случая содержания в составе сигнала с триггера продолжительного логического "0". The block diagram of the ADC is given in FIG. 1; block diagram of the unit for adapting to the rate of change of the input signal - in FIG. 2; timing diagrams explaining the operation of the adaptation unit to the rate of change of the input signal, in FIG. 3; block diagram of the selection of the moment of change of the input signal - in FIG. 4; timing diagrams explaining its operation are shown in FIG. 5 for the case when the signal from the trigger contains a continuous logical "1" and 6 for the case when the signal from the trigger contains a continuous logical "0".

Устройство содержит компаратор 1, блок 2 памяти, ЦАП 3, источник 4 опорного сигнала, блок 5 оценки максимума, мажоритарный элемент 6, блок 7 управления памятью, блок 8 адаптации к скорости изменения входного сигнала, реверсивный счетчик 9, блок 10 оценки минимума, триггер 11, блок 12 оценки знака первой производной, генератор 13 тактовой частоты, блок 14 выделения момента изменения входного сигнала. The device comprises a comparator 1, a memory unit 2, a DAC 3, a reference signal source 4, a maximum estimator 5, a majority element 6, a memory control unit 7, an adaption to the input signal change rate unit 8, a counter 9, a minimum estimator 10, a trigger 11, a first derivative sign estimation unit 12, a clock generator 13, an input signal allocation time allocation unit 14.

Блок 8 адаптации к скорости изменения входного сигнала (фиг. 2) содержит счетчики 15-17, элемент ИЛИ 18, триггеры 19 и 20, формирователи 21 и 22 импульсов, элементы И 23 и 24, мультиплексор 25, второй элемент ИЛИ 26. Block 8 adaptation to the rate of change of the input signal (Fig. 2) contains counters 15-17, an OR element 18, triggers 19 and 20, pulse shapers 21 and 22, elements 23 and 24, multiplexer 25, the second element OR 26.

Блок 14 выделения момента изменения входного сигнала (фиг. 4) содержит формирователь 27 импульсов по спаду входного сигнала, мажоритарный элемент 28, счетчик 29, формирователь 30 импульсов по фронту входного сигнала, D-триггер 31. Block 14 allocation of the moment of change of the input signal (Fig. 4) contains the driver 27 pulses on the decline of the input signal, the majority element 28, the counter 29, the driver 30 pulses along the front of the input signal, D-trigger 31.

АЦП работает следующим образом. ADC works as follows.

В начальный момент времени до подачи входного сигнала на входной шине Вх нулевое напряжение. На входе ЦАП 3 формируется потенциал, величина которого на один квант превышает уровень нуля. Это определяется в соответствии с начальным числом реверсивного счетчика 9 и блока 10 оценки минимума и обеспечивает на выходе компаратора 1 логический "0". Первый импульс на входе реверсивного счетчика 9, сдвинутый во времени относительно импульса на входе триггера 11, записывается и переключает выход блока 5 оценки минимума в состояние "0". Это переводит реверсивный счетчик 9 в режим вычитания. Следующим импульсом генератора 13 с выхода блока 8 адаптации к скорости в реверсивном счетчике устанавливается начальное число и цикл повторяется. Счетчик 17 блока 8 адаптации к скорости формирует на управляющих входах мультиплексора 25 код для выбора верхней частоты со счетчика 16. At the initial time before the input signal on the input bus Bx zero voltage. At the input of the DAC 3, a potential is formed whose value is one quantum above the zero level. This is determined in accordance with the initial number of the reverse counter 9 and the minimum estimation unit 10 and provides a logical “0” at the output of the comparator 1. The first pulse at the input of the reversible counter 9, shifted in time relative to the pulse at the input of the trigger 11, is recorded and switches the output of the block 5 minimum evaluation in the state "0". This puts the counter 9 in subtraction mode. The next pulse of the generator 13 from the output of the unit 8 for adapting to speed in a reversible counter sets the initial number and the cycle repeats. The counter 17 of the block 8 adaptation to speed generates on the control inputs of the multiplexer 25 a code for selecting the upper frequency from the counter 16.

После увеличения уровня входного сигнала, превышающего величину кванта ЦАП 3, на выходе компаратора 1 формируется "1", что переводит реверсивный счетчик 9 в режим сложения. В результате увеличения числа на втором входе компаратора 1 устанавливается потенциал выше уровня входного сигнала и, как следствие, низкий уровень на выходе. Таким образом, цикл последовательного опроса входного сигнала путем сравнения с опорными потенциалами Больше-Меньше на один квант повторяется до момента изменения входного сигнала, т. е. постоянно поддерживается квазиравновесное состояние: уровень входного сигнала находится между двумя известными значениями, выполняя условие N + U < U_вх(Т) ≅ (N + 1) ˙ U, где N + U и (N + 1) ˙ U - смежные уровни ЦАП в моменты времени Т;
U_вх(Т) - уровень входного сигнала.After increasing the level of the input signal in excess of the quantum value of the DAC 3, "1" is formed at the output of the comparator 1, which puts the reverse counter 9 in the addition mode. As a result of increasing the number at the second input of the comparator 1, a potential is set above the level of the input signal and, as a result, a low level at the output. Thus, the cycle of sequential polling of the input signal by comparison with the reference potentials More-Less by one quantum is repeated until the input signal changes, that is, the quasi-equilibrium state is constantly maintained: the level of the input signal is between two known values, satisfying the condition N + U < U _I (T) ≅ (N + 1) ˙ U, where N + U and (N + 1) ˙ U are adjacent DAC levels at time T;
U _in (T) - input signal level.

Если в процессе сравнения входной сигнал превышает уровень опорного кванта, то в реверсивный счетчик 9 дописывается (вычитается) "1" до тех пор, пока уровень опорного кванта (N + 1) не превысит U_вх. Блок 12 оценки знака первой производной выделяет последовательности из двух импульсов в каждом из режимов сложение/вычитание, что идентифицирует соответственно положительный/отрицательный знак первой производной входного сигнала с последующей фильтрацией верхних частот за счет селекции длительности входного импульса. Сигнал с блока 12 оценки знака производной поступает на блок 8 адаптации к скорости изменения входного сигнала - на формирователь 21 импульсов по фронту и спаду и D-вход триггера 20. Выходной сигнал (фиг. 3а) формирователя 21 импульсов через элемент И 23 обнуляет счетчики 15 и 17. Счетчик 17 этот импульс не фиксирует, так как на счетный вход он приходит раньше, чем на обнуляющий. Логический "0" на выходе счетчика 15 блокирует элемент И 23 и снимает блокировку на своем входе, что обеспечивает формирование импульсов. Длительность импульса определяется тактовой частотой генератора 13 по входу СИ (фиг. 2) и емкостью счетчика 15. Импульс с выхода элемента И 23 поступает на блок 7 и записывает в блок 2 памяти данные с выхода реверсивного счетчика 9 и сигнал с выхода блока 12 оценки знака производной.If during the comparison the input signal exceeds the level of the reference quantum, then “1” is added (subtracted) to the reverse counter 9 until the level of the reference quantum (N + 1) exceeds U _in . Block 12 evaluating the sign of the first derivative extracts a sequence of two pulses in each of the addition / subtraction modes, which identifies, respectively, the positive / negative sign of the first derivative of the input signal, followed by high-pass filtering due to selection of the input pulse duration. The signal from the derivative of the sign of the sign of the derivative arrives at block 8 for adapting to the rate of change of the input signal - to the driver 21 pulses along the front and the bottom and the D-input of the trigger 20. The output signal (Fig. 3a) of the driver 21 pulses through the element And 23 resets the counters 15 and 17. Counter 17 does not record this pulse, since it arrives at the counting input earlier than at zeroing. Logical "0" at the output of the counter 15 blocks the element And 23 and removes the lock on its input, which ensures the formation of pulses. The pulse duration is determined by the clock frequency of the generator 13 at the SI input (Fig. 2) and the capacity of the counter 15. The pulse from the output of the And 23 element is supplied to block 7 and writes to the memory block 2 the data from the output of the reverse counter 9 and the signal from the output of the sign evaluation unit 12 derivative.

В случае медленного изменения входного сигнала или наличия флуктуации во входном сигнале при конечной величине петли гестерезиса компаратора 1 замкнутая система следящего алгоритма вызывает формирование несанкционированных сигналов на выходе блока 12 оценки знака производной вида на фиг. 3. Емкость счетчика 15 выбрана такой, чтобы перекрыть несколько таких импульсов, каждый из которых записывается в счетчик 17. Следствием увеличения числа в счетчике 17 является уменьшение частоты на выходе мультиплексора 25, соответственно частоты формирования уровней Больше-Меньше на втором входе компаратора 1. Переполнение счетчика 15, т.е. формирование сигнала на выходе (фиг. 3в), опрашивает D-вход триггера 20 и фиксируется триггером 19, что обеспечивает подготовку блока 7 (фиг. 3ж) для стирания записанных данных в блок 2 памяти по одному предыдущему адресу и блокирует счетчик 15. Если начальный уровень (0/1) сигнала на выходе блока 12 сохраняется, т.е. изменения знака производной в сигнале не произошло, то сохраняется и начальное состояние триггера 20, формирователя 22 импульсов и элемента ИЛИ 26. Поэтому через 1/2 периода импульсов генератора (фиг. 3 СИ) на выходе элемента И формируется импульс ( фиг. 3з - "1") стирания предыдущей записи в момент времени 1Т и обнуления триггера 19. Таким образом выполнена подстройка схемы АЦП по частоте слежения за скоростью изменения входного сигнала без формирования данных с малой информативностью. In the event of a slow change in the input signal or fluctuations in the input signal at a finite value of the hysteresis loop of the comparator 1, the closed-loop tracking system causes the formation of unauthorized signals at the output of the sign evaluation unit 12 of the derivative of FIG. 3. The capacity of the counter 15 is selected so as to overlap several such pulses, each of which is recorded in the counter 17. The consequence of the increase in the number of the counter 17 is a decrease in the frequency at the output of the multiplexer 25, respectively, the frequency of the formation of levels More-Less on the second input of the comparator 1. Overflow counter 15, i.e. generating an output signal (Fig. 3c), polls the D-input of flip-flop 20 and is fixed by flip-flop 19, which ensures the preparation of block 7 (Fig. 3g) to erase recorded data in memory block 2 at the same previous address and blocks counter 15. If the initial the level (0/1) of the signal at the output of block 12 is stored, i.e. the sign of the derivative in the signal did not change, the initial state of the trigger 20, the pulse shaper 22, and the OR element 26 is also saved. Therefore, after 1/2 periods of the generator pulses (Fig. 3 SI), an impulse is formed at the output of the And element (Fig. 3c - " 1 ") erasing the previous record at time 1T and zeroing the trigger 19. Thus, the ADC was tuned according to the frequency of tracking the rate of change of the input signal without generating data with low information content.

При формировании сигнала об изменении знака первой производной в момент времени 2Т блок 8 адаптации работает аналогично до момента опроса счетчиком 15 уровня входного сигнала на D-входе триггера 20. В результате опроса перепад на входе формирователя импульсов обнуляет триггер 19, что исключает формирование сигнала стирания на выходе элемента И 24 (фиг. 3е, д), а также обнуляет счетчик 17. Последнее однозначно исключает вероятность потери информации в случае увеличения скорости изменения входного сигнала до максимально допустимой, так как АЦП отслеживает его начало после изменения знака первой производной с максимальной частотой. When generating a signal about a change in the sign of the first derivative at time 2T, the adaptation unit 8 operates similarly until the counter 15 interrogates the input signal level at the D-input of trigger 20. As a result of the polling, the difference at the input of the pulse shaper resets trigger 19, which eliminates the formation of an erase signal by the output of element And 24 (Fig. 3e, d), and also resets the counter 17. The latter unambiguously eliminates the possibility of loss of information in the case of an increase in the rate of change of the input signal to the maximum allowable, since the ADC from lezhivaet its beginning after the sign change of the first derivative of the maximum frequency.

Информация о знаке первой производной входного сигнала формируется с задержкой на выходе триггера 20 (фиг. 3 г) в виде потенциала и выводится на вход АЦП. В совокупности с импульсным выходом он используется для синхронизации с внешними устройствами или для опроса, например, аналогичных АЦП при определении времени распространения процесса в исследуемом объекте или коэффициента корреляции между сигналами. Опрос данного АЦП производится по входу СЧИТ при помощи блока 7, осуществляющего фиксацию данных реверсивного счетчика 9 на выходе блока 2 памяти для последующей обработки. Information about the sign of the first derivative of the input signal is generated with a delay at the output of the trigger 20 (Fig. 3 g) in the form of potential and is output to the ADC input. Together with a pulse output, it is used for synchronization with external devices or for polling, for example, similar ADCs in determining the propagation time of a process in an object under study or the correlation coefficient between signals. The survey of this ADC is performed at the input of the COUNT with the help of block 7, which captures the data of the reverse counter 9 at the output of the memory block 2 for subsequent processing.

В случае изменения входного сигнала в пределах одного кванта, что эквивалентно постоянному уровню или формированию трапецеидального сигнала, блоком 14 выделяются моменты для организации сигналов записи данных и идентификации факта начала t_i или окончания t_j-1d/dt = 0. Блок 14 работает по сигналам с триггера 11 (фиг. 4, 5 и 6), длительность которых проверяется задним фронтом тактовых импульсов при помощи элементов 27 и 28. Результат сравнения (фиг. 5b и 6b) в момент t обнуляет счетчик 29, который может, как показано на фиг. 5.2 и 6.2, идентифицировать факт d/dt=0. Последовательное, т. е. синхронное с тактовыми импульсами, формирование уровней Больше-Меньше на выходе триггера 11 (фиг. 5.11 и 6.11) в интервале t_j-1 - t_i подсчитывается счетчиком 29 (фиг. 5d и 6.d), который при переполнении заданной величины формирует на выходе (фиг. 5.2 и 6.2) перепад, который блокирует его, и выдается в блок 2. Момент начала (фиг. 5.8 и 6.8) формирования выделяется и используется блоком 8 для записи текущих данных в блок 2 наличия d/dt = 0 или посчитанное меньшее число.If the input signal changes within one quantum, which is equivalent to a constant level or the formation of a trapezoidal signal, block 14 allocates moments for organizing data recording signals and identifying the fact of the beginning t _i or the end t _j-1 d / dt = 0. Block 14 works according to signals from trigger 11 (Figs. 4, 5 and 6), the duration of which is checked by the trailing edge of the clock pulses using elements 27 and 28. The comparison result (Figs. 5b and 6b) at time t resets the counter 29, which can, as shown in FIG. 5.2 and 6.2, identify the fact d / dt = 0. Sequential, i.e. synchronous with clock pulses, the formation of More-Less levels at the output of the trigger 11 (Fig. 5.11 and 6.11) in the interval t _j-1 - t _{i is} counted by the counter 29 (Fig. 5d and 6.d), which when the specified value is overflowed, it forms an output at the output (Fig. 5.2 and 6.2), which blocks it, and is output to block 2. The start moment (Fig. 5.8 and 6.8) of the formation is highlighted and used by block 8 to write the current data to block 2 of presence d / dt = 0 or a smaller number counted.

Claims

1. ANALOG-DIGITAL CONVERTER containing a serially connected reversible counter, a digital-to-analog converter, a comparator, the second input of which is an input bus, a D-trigger, the output of which is connected to the control input of a reverse counter, and a synchronization input with the output of a clock generator, a reference source voltage, the output of which is connected to the analog input of the digital-to-analog converter, characterized in that, in order to expand the scope due to the possibility of converted of trapezoidal signals, a minimum estimation block, a maximum estimation block, a major element, a memory block, a derivative of the sign of the derivative, a block for highlighting the moment of change of the input signal, a memory control unit, and an adaptation to the rate of change of the input signal, the control inputs of which are connected to the corresponding first ones, are introduced inputs of the memory control unit, the control input of which is a read bus, the clock input is combined with the first inputs of the adaptation unit to the rate of change of the input signal, the symbol of the derivative, the unit for isolating the moment of changing the input signal is connected to the output of the clock pulse generator, and the output is connected to the control input of the memory block, the outputs of which are the output bus, the information inputs are combined with the corresponding inputs of the maximum estimator and the minimum estimator and connected to the corresponding the outputs of the reversible counter, and the information input is connected to the first output of the block allocating the moment the input signal changes, the second input of which is combined with the second input of the bl the derivative sign evaluation window is connected to the output of the D-flip-flop, and the second output is connected to the second input of the speed adaptation unit, the input signal change unit, the third input of which is connected to the output of the derivative sign evaluation unit, the first output is the Sign bus, and the second the output is connected to the counting input of the reversible counter, while the comparator output is connected to the first input of the majority element, the second and third inputs of which are connected to the outputs of the maximum estimator and the minimum estimator, respectively, and the output is connected with D-input of a D-trigger.

2. The Converter according to claim 1, characterized in that the unit for adapting to the rate of change of the input signal is made up of three counters, two OR elements, two pulse shapers, two AND elements, two triggers and a multiplexer, the output of which is the second output of the block, the first input which are the counting inputs of the first and second counters and the first input of the first AND element, the second input of which is connected to the output of the first trigger and together with the output of the first AND element and the first OR element is the control output of the unit, w the second input of which is the first input of the first OR element, the second input of which is combined with the inputs of the “0” setting of the first and third counters and connected to the output of the second AND element, the first input of which is connected to the output of the first pulse shaper, and the second input is combined with the counting input the third counter, the input resolution of the account of the first counter, the synchronization input of the first and second triggers and is connected to the overflow output of the first counter, and the D-input of the second trigger is combined with the input of the first driver and pulses and the third input of the output block of the second trigger, connected to the input of the second pulse shaper, the output of which is connected to the first input of the second OR element, the second input of which is connected to the output of the first AND element, and the output is connected to the input of the setting to “0” of the first trigger the first output of the block, while the outputs of the third counter are connected to the corresponding control inputs of the multiplexer, the information inputs of which are connected to the corresponding outputs of the second counter.

3. The Converter according to claim 1, characterized in that the unit for isolating the moment of change of the input signal is made on the pulse shaper on the signal front, pulse shaper on the signal decline, majority element, counter and D-trigger, the output of which is connected to the first input of the majority element, the second input of which is combined with the D-input of the D-flip-flop and is the second input of the block, the first input of which is the pulse shaper input for the signal decay, the R-input of the D-flip-flop and the counter input of the counter, the input of which is connected to "0" it is connected with the output of the majority element, the third input of which is connected to the first output of the pulse shaper by the decay of the signal, the second output of which is connected to the C-input of the D-trigger, and the output of the counter overflow is the first output of the block, connected to the counter resolution input and the pulse shaper input along the edge of the signal, the output of which is the second output of the block.