SU1243036A1

SU1243036A1 - Associative storage

Info

Publication number: SU1243036A1
Application number: SU843802787A
Authority: SU
Inventors: Геннадий Петрович Токмаков; Вячеслав Михайлович Кильдюшев
Original assignee: Предприятие П/Я А-3517
Priority date: 1984-10-17
Filing date: 1984-10-17
Publication date: 1986-07-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл распознавани и синтеза сигналов, в автоматизированных словар х и т.п.. Цель изобретени - повышение надежности устройства. Ассоциативное запоминающее устройство содержит первьй и второй адресные накопители , счетчики адресов, дешифратор , элементы И с первого по четвер- тьй, элемент ИЛИ, первый триггер и компаратор. Цель изобретени достигаетс введением второго триггера, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элементов И с п того по дес тьй, третьего адресного накопител . В процессе ра боты устройства в первьй адресньй накопитель записываетс сравниваема информаци , а второй и третий адресные накопители содержат хранимые последовательности слов (во втором накопителе они записаны по пор дку рт меньшего адреса к большему, а в третьем - от большего к меньшему). 3 ил. с иThe invention relates to computing and can be used for the recognition and synthesis of signals in automated dictionaries, etc. The purpose of the invention is to increase the reliability of the device. The associative memory device contains the first and second address drives, address counters, a decoder, AND elements from the first to the fourth, the OR element, the first trigger and the comparator. The purpose of the invention is achieved by the introduction of a second trigger, an EXCLUSIVE OR element, AND elements from the fifth to the ten, the third address accumulator. During the operation of the device, the compared information is recorded in the first address storage device, and the second and third address storage devices contain stored sequences of words (in the second storage device, they are written in order of the lower address to the larger address, and in the third one - from the lower address). 3 il. with and

Description

1one

Изобретение-относитс к вычислительной технике и может быть использовано дл распознавани и синтеза сигналов, в автоматизированных словар х и т.п.The invention relates to computing and can be used for recognition and synthesis of signals, in automated dictionaries, and the like.

Цель изобретени - повышение надежности устройства.The purpose of the invention is to increase the reliability of the device.

На фиг. 1 изображена структурна схема ассоциативного запоминающего устройства; на фиг. 2 - размещение информации во втором и третьем адресных накопител х; на фиг. 3 - временные диаграммы работы устройства.FIG. 1 shows a block diagram of an associative memory device; in fig. 2 - placement of information in the second and third address accumulators; in fig. 3 - timing charts of the device.

Устройство (фиг. 1) содержит первый адресный накопитель 1, состо щий из N т-разр дных регистров 2, первьй дешифратор 3, первый счетчик 4 адресов , элементы И 5-14 с первого по дес тый , элемент ИСКПЮЧАЩЕЕ ИЛИ 15, элемент ИЛИ 16, компаратор 17, второй 18 и третий 19 адресные накопители , элемент 20 задержки, второй счетчик 21 адресов, элемент НЕ 22, пер- рьш 23 и второй 24 триггеры.The device (Fig. 1) contains the first address accumulator 1, consisting of N T-bit registers 2, the first decoder 3, the first counter 4 addresses, elements AND 5-14 from the first to the tenth, the element FINISHING OR 15, the element OR 16, the comparator 17, the second 18 and the third 19 address drives, the delay element 20, the second counter 21 addresses, the element NOT 22, the first 23 and the second 24 triggers.

В накопител х 18 и 19 записаны (фиг. 2) по М последовательностей L HL(. (, , , L .N, ,H) га-разр дных, слов, причем кажда последовательность отделена от смежных кодом конца последовательности (в та-разр дах 1). В накопителе 18 слова последовательности Lj записаны в чейки накопител по пор д-д ку от меньшего адреса к большему, а в накопителе 19 - от большего к меньшему. Каждой последовательностиIn accumulators 18 and 19, there are written (Fig. 2) M sequences L HL (. (,,, L .N, ..., H) of H-bit words, each sequence being separated from the adjacent code by the end of the sequence (in ta bit 1). In accumulator 18, the words of the sequence Lj are written in the cells of the accumulator according to the order dd from the smaller address to the larger one, and in the accumulator 19 - from the larger to the smaller one. Each sequence

чh

в накопителе 18 соответствуетin drive 18 corresponds

последовательность L t в накопителе 19 и наоборот (фиг. 2й.) . Возможны два случа : первый, когда последовательности L и Li, равны по длине (фиг. 2s) второй, когда нз равны (фиг. 2),г). В случае неравенства длин этих последовательностей , последовательность с меньшей длиной дополн етс до большей словами с нулевой информацией.Lt sequence in drive 19 and vice versa (Fig. 2nd.). Two cases are possible: the first, when the sequences L and Li are equal in length (Fig. 2s), the second, when they are equal to n (Fig. 2), d). In the case of inequality of the lengths of these sequences, the sequence with a shorter length is supplemented to more words with zero information.

Устройство работает в двух режимах , которые задаютс подачей соответствующего потенциала на элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15:The device operates in two modes, which are set by supplying an appropriate potential to the EXCLUSIVE OR 15 element:

Режим 1 - логическа 1.Mode 1 - logical 1.

Режим 2 - логический О.Mode 2 - logical O.

При включении устройства в работу регистры 2 накопител 1, счетчики 4 и 21 сбрасываютс , а триггер 24 устанавливаетс в нулевое состо ние.When the device is put into operation, the registers 2 of accumulator 1, the counters 4 and 21 are reset, and the trigger 24 is set to the zero state.

На первом этапе производитс запись сравниваемой последовательности в накопитель 1. Как только на инфор1243036At the first stage, the comparison sequence is recorded in drive 1. As soon as the information is stored

5five

00

5five

00

мационные входы накопител 1 поступает слово с нулевой информацией, срабатывает элемент И 6, что приводит к сбросу счетчика 4 и прекращению записи в накопитель 1 (фиг. За).The input inputs of accumulator 1 receive a word with zero information, element 6 is triggered, which leads to reset of counter 4 and termination of writing to accumulator 1 (Fig. 3a).

На втором этапе производитс сравнение последовательности, записанной в накопителе 1, с последовательност ми , записанными в накопител х 18 и 19, Считывание слов последовательностей из накопителей 1, 18 и 19 производитс синхронно по поступлению импульсов счета на счетные сходы счетчиков 4 и 21. В режиме 1 слова дл сравнени считываютс с накопител 18, а в релдаме 2 с накопител 19.At the second stage, the sequence recorded in accumulator 1 is compared with the sequences recorded in accumulators 18 and 19. The reading of the sequence words from accumulators 1, 18 and 19 is performed synchronously with the arrival of counting pulses at countable counts 4 and 21. In the mode 1, words for comparison are read from accumulator 18, and in version 2 from accumulator 19.

Считанные слова поступают на первые и вторые входы компаратора 17. Результат сравнени двух слов с выхода компаратора 17 поступает на вход С триггеров 23 и 24, которые тактируютс сигналом Несовпадение. В первом такте цикла сравнени с накопителей 18 и 19 считываетс код конца последовательности (фиг. 2 и и 3 6, 6 , 2,6, е), в результате чего срабатывает элемент И 7, что приводит к удержанию счетчика 4 в сброшенном состо нии и подаче логической 1 на входD триггера 23,компаратор 17 вьщает сигнал Несовпадение и т.д.The read words go to the first and second inputs of the comparator 17. The result of comparing two words from the output of the comparator 17 is fed to the input C of the flip-flops 23 and 24, which are clocked by the Mismatch signal. In the first cycle of the comparison cycle from the accumulators 18 and 19, the end-of-sequence code is read (Fig. 2 and 3 6, 6, 2,6, e), as a result of which element And 7 is triggered, which leads to keeping the counter 4 in the reset state and applying a logical 1 to the input D of the trigger 23, the comparator 17 produces a signal Mismatch, etc.

Если в ходе сравнени слов последовательностей компаратор 17 не вьодал ни одного сигнала Несовпадение, то триггер 14 не мен -ет своего сос- 5 то ни - Совпадение (фиг.ЗЬ, е.).If during the comparison of the words of the sequences the comparator 17 did not emit a single signal Mismatch, then the trigger 14 does not change its own, then no match (Fig. 3b, f.).

Далее производитс проверка того, что вс последовательность, записанна в накопителе 1, считана.Next, a check is made that the entire sequence recorded in drive 1 is read.

На третьем этапе (фиг. 3,x) производитс вывод последовательности из накопителей 18 и 19 соответствующей последовательности, записанной в накопителе 1, через элемент И 5 в пор дке поступлени импульсов счета на соответствующий счетный вход счетчика 21,In the third stage (Fig. 3, x), a sequence is output from accumulators 18 and 19 of the corresponding sequence recorded in accumulator 1 through AND 5 in order of the arrival of counting pulses to the corresponding counter input of counter 21,

Цикл вывода заканчиваетс в тот момент, когда с накопителей 18 и 19 считываетс код конца последовательности .The output cycle ends at the moment when the end of sequence code is read from drives 18 and 19.

Claims

Invention Formula

An associative memory device containing the first and second address drives, the first and second address counters, the decoder, AND elements from the first to the fourth, the OR element, the first trigger and the comparator, one of the inputs of which are connected to the outputs of the first address accumulator, address inputs which are connected to the outputs of the decoder, whose inputs are connected to the outputs of the first address counter, the other inputs of the comparator are connected to the inputs of the third AND element and the outputs of the second address accumulator, whose address inputs with united with the outputs of the second address counter, the output of the comparator is connected to the first input of the first trigger, to the second input of which is connected the output of the third element And the output of the first trigger connected to the first input of the fourth element And, the second input of which is connected OR are connected to the outputs of the second and third elements AND, and the output of the element OR is connected to one of the control inputs of the first address counter, characterized in that, in order to increase the reliability of the device, enter The second trigger, the ELIMINATOR OR element, elements F from the fifth to the tenth, the element NOT, the delay element and the third address accumulator, the outputs and address inputs of which are connected respectively to the outputs and address inputs of the second address storage, the inputs of the fifth element AND connected to the outputs of the first address accumulator, and the output is connected

to the third input of the fourth element I, the first input of the second trigger is connected to the output of the comparator, the second input to the output of the fourth element I, and the output connected to one of the inputs of the first element I, the other inputs of which are connected to the outputs of the second and third address accumulators the trigger is connected to one of the inputs of the EXCLUSIVE OR element, the output of which is connected to the input of the sixth AND element and through the NOT element to the input of the seventh AND element, the outputs of the sixth and seventh AND elements are connected to the control of the USB inputs the second and third address accumulators and to the inputs of the eighth and ninth elements And, respectively, the outputs of the eighth and ninth elements And are connected to the control 1m inputs of the second address counter, the output of the second trigger through the delay element is connected to the first input of the tenth element And, the second input which is connected to the output of the third element AND, and the output is connected to the control inputs of the first address accumulator, the second trigger and the second address counter, the other inputs of the EXCLUSIVE OR element, AND elements from the sixth to the ninth, The first address accumulator is the control input of the device, whose information inputs are the inputs of the first address accumulator and the inputs of the second element I.

sixteen

nineteen

18

fff

Compiled by V.Rudakov Editor A.Vorovich Tekhred M.Morgental Proofreaders.

Order 3711/52 Circulation 543 Subscription

VSH-SPI of the USSR State Committee

for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5

Production

printing company, Uzhgorod, Projecto st., 4

I

-i

I I

| N, Oi

eleven

.s

I

: § s

I

II l ||

one

1 h 1 i

Hi

t, ";, |;

III

with c.

i i