SU1242933A1

SU1242933A1 - Device for comparing binary numbers

Info

Publication number: SU1242933A1
Application number: SU843792167A
Authority: SU
Inventors: Валерий Ильич Попов; Сергей Ростиславович Щепетильников
Original assignee: Войсковая Часть 25840
Priority date: 1984-09-21
Filing date: 1984-09-21
Publication date: 1986-07-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при разработке технических средств автоматики и ЭВМ дл сравне- ни двух чисел, синхронно поступаюiщих в пр мом последовательном двоичном коде. Цель изобретени - расширение области применени устройства за счет возможности сравнени чисел, поступающих как младшими, так и старшими разр дами вперед. С этой целью в устройство введены два регистра, два триггера, элементы задержки, злементы ИЛИ. Режим поступлени чисел (старшими/младшими разр дами вперед) задаетс сигналом на входе выбора режима. В любом случае в первом регистре по окончании передачи числа наход тс значени самых старших (возможно, знаковых) разр дов чисел, а во втором - значени знаковых разр дов. Логическа схема из элементов И, ИЛИ, И-НЕ преобразует коды в сигнал нулевого уровн на одном из трех выходов устройства - Больше, 1 табл. Равно, Меньше. 1 ил. с S (Л 1C 4i QD СО СОThe invention relates to computing technology and can be used in the development of automation equipment and computers for comparing two numbers that arrive synchronously in a forward serial binary code. The purpose of the invention is to expand the field of application of the device due to the possibility of comparing the numbers received by both the junior and senior bits ahead. For this purpose, two registers, two triggers, delay elements, elements OR are entered into the device. The mode of entering numbers (high / low bits ahead) is set by the signal at the mode selection input. In any case, in the first register, upon completion of the transfer of the number, the values of the oldest (possibly sign) bits of the numbers are found, and in the second, the values of the sign bits. The logic circuit of the elements AND, OR, AND-NOT converts the codes into a zero signal at one of the three outputs of the device - More, 1 tab. Equally, Less. 1 il. with S (L 1C 4i QD WITH CO

Description

1one

Изобретение относитс к а.втома - тике и вычислительной технике и может быть использовано при разработке технических средств автоматики и ЭВМ дл сравнени двух чисел, синхронно поступающих в пр мом последовательном двоичном коде.The invention relates to computer science and computing and can be used in the development of automation equipment and computers for comparing two numbers that arrive simultaneously in a direct serial binary code.

ЦЕЛЬ изобретени - расширение области применени устройства за счет возможности сравнени чисел, поступающих старшими разр дами вперед.The purpose of the invention is to expand the field of application of the device due to the possibility of comparing the numbers coming in by the leading bits.

На чертеже приведена схема устройства .The drawing shows a diagram of the device.

Устройство содержит регистры 1 и элемент НЕРАВНОЗНАЧНОСТЬ 3, элементы И-НЕ 4-12, элементы ИЛИ 13 - 16, элемент И 17, триггеры 18 и 19, элементы 20 и 21 задержки, входы 22 и 23 первого и второго сравниваемых чисел, вход 24 синхронизации, входThe device contains registers 1 and the element UNEMNATABILITY 3, elements AND-NOT 4-12, elements OR 13 - 16, element AND 17, triggers 18 and 19, delay elements 20 and 21, inputs 22 and 23 of the first and second compared numbers, input 24 sync input

25 начальной установки, вход 26 выбор режима, выходь1 Меньше 27, Равно 28 и Больше 2У.25 initial settings, input 26 mode selection, exit 1 Less than 27, Equal to 28 and More than 2U.

Устройство, работает следующим образом.The device works as follows.

В исходное состо ние устройство Приводитс импульсом по входу начальной установки, при этом триггер 18 устанавливаетс в единичное, а триггер 19 - в нулевое состо ни . Поскольку на- входах 22 и 23 - логические нули, то в регистры I и 2 записываютс -соответственно числа 101 и 00, Если на входе 26 выбора режима логический нуль, это означа- ет, что числа поступают старшими разр дами вперед, а если единица - то младшими. В обоих случа х числа представлены в пр мом последовательном двоичном коде со знаком, располо- женным в старшем разр де, причем каждый разр д стробируетс импульсом по входу 24 синхронизации.The device is reset to the initial state. It is brought by a pulse at the input of the initial installation, while trigger 18 is set to one and trigger 19 is in the zero state. Since the inputs 22 and 23 are logical zeros, the registers I and 2 are written, respectively, the numbers 101 and 00, If the input 26 of the mode selection is logical zero, this means that the numbers come in higher bits, and if - the younger ones. In both cases, the numbers are represented in a forward sequential binary code with a sign located in the highest bit, with each bit gated with a pulse at the synchronization input 24.

Если на входе 26 выбора режима - логическа единица, то она через эле мент ИЛИ 15 поступает на вход разрешени записи регистра 2, поэтому в этот регистр записьшаютс значени последних поступивших разр дов,, т,е. знаковых разр дов.If the mode selection input 26 is a logical unit, then it is transmitted through the OR element 15 to the recording resolution input of register 2, therefore, the values of the last received bits, t, e, are written to this register. iconic bits

35 4035 40

2933 22933 2

Поскольку триггер 19 установлен в нулевое состо ние, то на выходе элемента И-НЕ 11 - единица только тогда, когда единица и на выходеSince the trigger 19 is set to the zero state, then at the output of the element AND-NO 11 is a unit only when the unit and at the output

5 элемента НЕРАВНОЗНАЧНОСТЬ 3. Логическа единица через элемент ИЛИ 16 iпоступает на вход разрешени записи регистра I, поэтому в регистре 1 находитс код ПО, если в последнем5 of the UNCONFIGURATION element 3. A logical unit through the OR element 16 i enters the write enable input of the register I, therefore in the register 1 there is the software code, if in the last

0 из неравных разр дов а ; Ь , код ОП , если 01 Ь , и 101, если числа А и В равны (число А поступает по входу 22, число В - по входу 23).0 from unequal bits a; B, the code of the OP, if 01 b, and 101, if the numbers A and B are equal (the number A arrives at the input 22, the number B - at the input 23).

Если же на входе 26 выбора режи 5 ма - лог5игческий нуль, то в регистр 2 записываютс первые, т.е. знаковые разр ды, а затем задним фронтом импульса синхро низации триггер 18 устанавливаетс в нулевое состо ниеIf, on the input 26 of the mode selection 5 ma - a logic zero, then the first register, i.e. sign bits, and then the trailing edge of the synchronization pulse trigger 18 is set to the zero state

20 (а за ним и триггер 19 устанавливаетс в единичное состо ние, и на входе разрешени записи регистра 2 имеетс лог ический нуль. Нулевой сигнал с инверсного выхода триггера20 (and then the trigger 19 is set to one, and the input to the write enable of register 2 has a logical zero. The zero signal from the inverse trigger output

2- 19 обеспечивает запись в регистр 1 первых же несовпавших разрезов чисел А и В (в приведенном выше коде), а затем сигналом с выхода элемента НЕРАВНОЗНАЧНОСТЬ 3 через элемент2-19 provides entry in register 1 of the first unmatched cuts of numbers A and B (in the above code), and then with a signal from the output of the UNEQUAL PART 3 through the element

30 ИЛИ 10 триггер 19 устанавливаетс в нулевое состо ние. Это состо ние триггера запрещает дальнейшую запись в регистр 1.30 OR 10 trigger 19 is set to the zero state. This trigger state prohibits further writing to register 1.

Таким образом, при поступлении чисел как младшими, так и старшими разр дами вперед, в регистре 2 наход тс значени знаковых ра.зр дов чисел, а в регистре 1 - код, соответствующий соотношению самых старши ( возможно, знаковых, при их неравенстве ) неравных разр дов. При этом код 110 соответствует случаю, когда в самом старшем из неравных разр довThus, when numbers are entered both in the lower and upper bits, the register 2 contains the values of the sign ratios of numbers, and in the register 1 there is a code corresponding to the ratio of the most senior (perhaps sign, with their inequality) unequal bits At the same time, code 110 corresponds to the case when in the most senior of unequal digits

, 101 - нет., 101 - no.

Возможные случаи соотношени сравниваемых чисел указаны в таблице. Точка отдел ет знаковый разр д, X - безразличное состо ние разр да.Possible cases of the ratio of the compared numbers are shown in the table. The point separates the sign bit, X is the indifferent state of the bit.

1.Ь1.b

С1 : ь код 011 - когда сл если несовпавших разр довC1: code 011 - when is it if there are no unmatched bits

1) Несовпавших разр дов нет. .2) Самые старшие несовпавшие разр Таким образом, устройство обеспечивает сравнение двух чисел в пр мом последовательном двоичном коде, поступаю1 (йх как старшими, так и младшими разр дами .вперед.1) There are no unmatched bits. .2) Most senior unmatched bit Thus, the device provides a comparison of two numbers in a direct sequential binary code, coming in 1 (both the most significant and the least significant bits in front.

Claims

Formula invented the shadows

A device for comparing binary numbers containing an unequal element, the first, second, third, fourth, fifth, sixth, seventh and eighth AND-NOT elements, first and second OR elements and the AND element, the input of the first comparative number of the device being connected to the first and the inputs the UNKNOWNABILITY element and the first NAND element, the input of the second compared number of the device is connected to the first input of the second NAND element and the second input of the UNEMPLARABILITY element, the output of which is connected to the first input of the first OR element, that And connected with the lane. the inputs of the second element OR and the third element. the output of which is connected to the first input of the fourth NAND element, the output of which is the output of the Smaller device and is connected to the first input

iconic.

the house of the fifth NAND element, the output of which is the output of the More Device, the second and third inputs of the fourth NAND element are connected respectively to the outputs of the sixth NAND element and the second OR element, the output of the 7th NAND element is connected to the first input of the eighth AND-NOT element, characterized in that, in order to expand its field of application due to the possibility of comparing the numbers coming in the upper bits, the first and second registers, the third and fourth OR elements, the first and second triggers, and the first and second delay elements, with the outputs of the first NAND element, the UNEMNATABILITY element and the second NAND element, respectively, connected to the first, second and third information inputs of the first register, the output of the first bit of which is connected to the first input of the AND element and the first inputs of the sixth and the ninth element of the NAND, the output of the ninth element of the NAND is the output Equal to the device and is connected to the second input of the fifth element NAND, the outputs of the second and third bits of the first register

connected to the second inputs, respectively, of the element AND the ninth element AND –NE, the inputs of the first and second compared numbers of the device are connected respectively to the first and second informational inputs of the second register, the output of the first bit of which is connected to the second inputs of the second element OR of the sixth element NAND, the output of the second bit of the second register is connected to the second input of the third element NAND, and to the third input of the sixth element NAND, the code of the element UNIQUENESS is connected to the first input of the seventh element NAND, to watts The main input of which is connected to the device mode selection input, which is also connected to the first input of the third OR element, whose output is connected to the write enable input of the second register,

Compiled by V.Gorokhov Editor E.Papp Tehred N.Bonkalo Corrector

Order 3705/47 Circulation 671 Subscription

VNIIPI USSR State Committee

for inventions and discoveries 113035, Noskva, Zh-35, Raushsk nab., d.4 / 5

.Production and Printing Advice; Uzhgorod, ul. Project, 4

The initial setup input of the device is connected to the first input of the fourth OR element, the 5th input of the first trigger, and the second input of the first OR element, the output of which is connected to the R input: the second trigger, the inverted 1st output of which is connected to the SECOND input of the eighth element IS-NOT, the output of which is connected to the second input of the fourth FPI element, the output of which is connected to the input of the write resolution of the register, the synchronization input of the device is connected to the inputs of the unification sync of the first and second registers and to the R input of the first trigger ,, pr my and inverse outputs of which are connected respectively through the first delay element with the second input of the third OR element, and through the second delay element with the input of the second trigger.