SU1226671A1

SU1226671A1 - Table code converter

Info

Publication number: SU1226671A1
Application number: SU843753987A
Authority: SU
Inventors: Олег Петрович Орлов; Юрий Федорович Шостак; Татьяна Николаевна Строганова
Original assignee: Предприятие П/Я А-3517
Priority date: 1984-06-14
Filing date: 1984-06-14
Publication date: 1986-04-23

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в устройствах, св занных с преобразованием информации . Целью изобретени вл етс повышение быстродействи и контролируемости преобразовани . Это дости- гаетс тем, что в преобразователь введены комбинационные элементы определ ющие и преобразующие старшие разр ды входного и выходного кодов, а также определ ющие запрещенные кодовые комбинации. 1 ил.The invention relates to automation and computing and can be used in devices related to information conversion. The aim of the invention is to increase the speed and controllability of the conversion. This is achieved by the fact that combinatorial elements defining and transforming higher bits of the input and output codes, as well as defining forbidden code combinations, are introduced into the converter. 1 il.

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в устройствах, св занных с преобразователем информации ,The invention relates to automation and computer technology and can be used in devices associated with an information converter,

Цель изобретени - повьшгение быстродействи и контролируемости преобразовател .The purpose of the invention is to increase the speed and controllability of the converter.

На чертеже приведена структурна схема преобразовател .The drawing shows a block diagram of the converter.

Преобразователь содержит блок 1 синхронизации, тактовый вход 2 преобразовател , счетчик 3, первый и второй коммутаторы 4 и -5, первый и второй частичные дешифраторы 6 и 7, группу 8 элементов И, элементы И 9 и 10, элемент ИЛИ 11, элементы И 12 и 13, элемент ИЛИ 14, первый и второй многовходовые элементы ИЛИ 15 и 16, первую 17 и вторую 18 группы информационных входов преобразовател , группу 19 информационных выходов преобразовател , выход 20 неисправности преобразовател .The converter contains synchronization unit 1, clock input 2 of converter, counter 3, first and second switches 4 and -5, first and second partial decoders 6 and 7, a group of 8 And elements, And 9 and 10 elements, an OR 11 element, And 12 elements and 13, the element OR 14, the first and second multi-input elements OR 15 and 16, the first 17 and the second 18 groups of information inputs of the converter, a group of 19 information outputs of the converter, the output 20 of the converter faults.

Предлагаемый преобразователь работает следующим образом.The proposed Converter works as follows.

При поступлении преобразуемого кода на первую группу входов коммутатора 4 блок 1 синхронизации устанавливает счетчик 3 в исходное состо ние , выдает на коммутатор 4 управл ющий сигнал, разрешающий поступление входной информации с первой группы информационных входов через коммутатор 4 на частичный дешифратор 6. С возбужденных выходов дешифратора информаци поступает на входы элементов И группы 8. Одновременно информаци с выходов частичного дешифратора 6, определ ющих старший разр д выходного кода, поступает на входы многовходового элемента ИЛИ 15 тем самым сразу определ старший разр д выходного кода, который поступает на информационные входы коммутатора 5. Далее блок 1 синхронизации выдает на коммутатор управл ющий сигнал, разрешающий поступление кодовых комбинаций через входы коммутатора 5. Счетчик 3 начинает перебор кодовых комбинаций, возбужда выходы дешифратора 7. При совпадении кода,поступившего с первой группы информационных входов, с кодовой комбинацией, накопленной в счетчике 3 в совокупности со старшим разр дом , согласно закону перекодировани на выходе блока элементов И группы 8 по вл етс сигнал, который, возWhen a convertible code arrives at the first group of inputs of the switch 4, the synchronization unit 1 sets the counter 3 to its initial state, sends to the switch 4 a control signal allowing the input of information from the first group of information inputs through the switch 4 to the partial decoder 6. From the excited decoder outputs information is fed to the inputs of elements AND of group 8. At the same time, information from the outputs of the partial decoder 6, which determine the high bit of the output code, is fed to the inputs of a multi-input el thus, the highest bit of the output code, which is fed to the information inputs of the switch 5, is immediately detected. Next, the synchronization unit 1 sends a control signal to the switch allowing the code combinations to come through the inputs of the switch 5. Counter 3 starts scanning the code combinations, exciting the outputs 7. If the code received from the first group of information inputs matches the code combination accumulated in counter 3 in combination with the high-order bit, according to the recoding law, you during the block of elements of AND group 8, a signal appears that

действу на блок синхронизации, прекращает поступление импульсов на счетный вход счетчика 3 и фиксирует его состо ние. Старший разр д преобразованного кода снимаетс с выхода многовходовог о элемента ИЛИ 15 через элементы И 10 и ИЛИ 11, остальные (К-1) разр ды преобразованного кода снимаютс с выходов счетчика 3. При обратном преобразовании преобразуемый код поступает через коммутатор 5 на дешифратор 7, а кодовые комбинации со счетчика 3 - на вход дешифратора 6 через коммута- J тор 4. В дальнейшем преобразователь работает аналогично.acting on the synchronization unit, stops the flow of pulses to the counting input of the counter 3 and fixes its state. The highest bit of the converted code is removed from the output of the input element OR 15 through AND 10 and OR 11, the remaining (K-1) bits of the transformed code are removed from the outputs of counter 3. In the reverse conversion, the converted code goes through switch 5 to the decoder 7, and the code combinations from counter 3 to the input of the decoder 6 through the commutator J jator 4. Subsequently, the converter works in a similar way.

В случае, если на вход преобразовател подана комбинаци , не охваченна законом преобразовани , то сигнал переполнени счетчика 3 воздействует на блок синхронизации, прекраща поступление импульсов на счетный вход счетчика 3 и останавлива устройство.In the event that a combination not supplied by the law of conversion is applied to the converter input, the overflow signal of the counter 3 acts on the synchronization unit, stopping the flow of pulses to the counting input of the counter 3 and stopping the device.

Использование многовходовых элементов ИЛИ позвол ет одновременно с преобразованием кодовых комбинаций осуществл ть контроль правильности преобразовани старшего разр да и выдавать сообщение об ошибке, использу элементы И 13 и ИЛИ 14.The use of multiple input OR elements allows simultaneously with the conversion of code combinations to control the correctness of the high-order conversion and produce an error message using AND 13 and OR 14 elements.

Пусть необходимо осуществить взаимные преобразовани кодов, приведенных в таблице.Let it be necessary to carry out mutual transformations of the codes given in the table.

00

5five

00

Элемент ИЛИ 15 определ ет старший разр д при преобразовании кода 1 в код 2, поэтому его входы подклю3The OR 15 element defines the most significant bit when converting code 1 to code 2, therefore its inputs are connected

чены к 1, 4,6 и 12 выхода дешифратора 6. Элемент ИЖ 16 определ ет старший разр д при обратном преобразовании , т.е. код 2 в код 1, поэтому его входы подключены к 2 , б, 7 и 10 выходам дешифратора 7.1, 4,6, and 12 outputs of the decoder 6. The IL 16 element defines the highest bit in the inverse transformation, i.e. code 2 to code 1, so its inputs are connected to 2, b, 7 and 10 outputs of the decoder 7.

В известных устройствах врем преобразовани кодовой комбинации определ етс временем счета иьтульсов счетчика от нулевого значени до значени , совпадающего со значением входного кода. Предлагаемый преобразователь позвол ет сократить врем преобразовани в два раза, так как использование многовходовых элемен- тов ИЛИ позвол ет сразу получать значение старшего разр да, а отсчет им- пульсо-в осуществл ть дл (К-1) разр дов кодовой последовательное тиIn known devices, the conversion time of a code combination is determined by the counting time and the counter pulses from zero to a value that matches the value of the input code. The proposed converter allows one to shorten the conversion time by two times, since the use of multiple-input OR elements makes it possible to immediately obtain the value of the higher bit, and the pulse-counting is carried out for (K-1) code-sequence bits.

II

Claims

Formula of gain

Table code converter containing the counter, the first and second switches, the first and second partial decoders, the synchronization unit and the block of elements And, the first and second groups of inputs of which are connected to groups of outputs of the first and second partial decoders, respectively, whose inputs are connected to the outputs of the first and the second switch, the first groups of information inputs of which are respectively the first and second groups of information inputs of the converter, the first output of the synchronization unit connected to the counter input of the counter, the bit outputs of which are a group of lower bits of the converter outputs and connected to the lower bits of the second group of information inputs of the first and second switches, control inputs

26671 "

cootBercTBeHHO are connected to the second and third outputs of the synchronization unit, the fourth output of which is connected to the reset input of the counter,

5 whose overflow output is connected to the first reset input of the synchronization unit, the second reset input of which is connected to the outputs of the AND elements of the block, the clock input of the synchronization unit

10 is a clock input of the converter, characterized in that, for the purpose of increasing speed and controllability, four elements AND, the first and the second, are introduced into it.

15 OR elements and the first and second multi-input elements OR, whose inputs are connected respectively to the outputs of the first and second partial decoders, the output of the first my-input

20 of the OR element is connected to the high-level input of the second group of inputs of the second switch and the first inputs of the first and second elements AND, the outputs of which are connected respectively

25 with the first inputs of the first and second OR elements, the second inputs of which are connected respectively to the outputs of the third and fourth elements AND, the first inputs of which are connected to the output of the second multi-input element OR and to the input of the high bit of the second group of inputs of the first switch, the outputs of the high bit the first and second switches are connected respectively to the second inputs of the fourth and second elements And, the first and second outputs of the synchronization unit are connected to the second inputs of the third and first

. And elements, the output of the first and second elements OR are respectively the output of the higher bit of the information outputs of the converter and the output of the converter malfunction.