SU1221746A1 - Pulse repetition frequency divider with automatic countdown change - Google Patents

Pulse repetition frequency divider with automatic countdown change Download PDF

Info

Publication number
SU1221746A1
SU1221746A1 SU843796548A SU3796548A SU1221746A1 SU 1221746 A1 SU1221746 A1 SU 1221746A1 SU 843796548 A SU843796548 A SU 843796548A SU 3796548 A SU3796548 A SU 3796548A SU 1221746 A1 SU1221746 A1 SU 1221746A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
code
bus
zero
Prior art date
Application number
SU843796548A
Other languages
Russian (ru)
Inventor
Александр Александрович Шайков
Original Assignee
Институт Технической Кибернетики Ан Бсср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Технической Кибернетики Ан Бсср filed Critical Институт Технической Кибернетики Ан Бсср
Priority to SU843796548A priority Critical patent/SU1221746A1/en
Application granted granted Critical
Publication of SU1221746A1 publication Critical patent/SU1221746A1/en

Links

Landscapes

  • Control Of Stepping Motors (AREA)

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в станках с чиСловьш программным управлением. Цель изобретени  - расширение функциональных возможностей лутем обеспечени  функциональной зависимости изменени  выходной частоты во времени. Устройство содержит делитель 1 частоты , входную 2 и выходную 3 шины , элементы 4, 5 и 18 И, триггеры 6, 7 и 17,реверсивный 8 и вычитающий 12 счетчики импульсов,дешифратор 9 максимального кода, дешифратор 11 нулевого кода, кодовую шину 13, элемент 14 задержки, посто нное запоминающее устройство 15 и шину 16 запуска. В качестве дешифратора 9 и 11 могут быть использованы элементы сравнени  кодов, что позволит измен ть пределы изменени  выходной частоты, 1 ил. € to ьэ ОдThe invention relates to a pulse technique and can be used in machine tools with computer program control. The purpose of the invention is to expand the functionality of providing the functional dependence of the output frequency variation over time. The device contains a frequency divider 1, input 2 and output 3 tires, elements 4, 5 and 18 And, triggers 6, 7 and 17, reversive 8 and subtracting 12 pulse counters, decoder 9 maximum code, decoder 11 zero code, code bus 13, delay element 14, persistent storage device 15 and launch bus 16. As a decoder 9 and 11, code comparison elements can be used, which will allow changing the limits of variation of the output frequency, 1 slug. € to ee od

Description

VV

Изобретение относитс  к импульсной технике и может быть использовано в станках с числовым программным управлением, в частности дл  разгона и торможени  исполнитель- ных шаговых двигателей.The invention relates to a pulse technique and can be used in numerically controlled machine tools, in particular for acceleration and deceleration of executive stepping motors.

Цель изобретени  - расширение функциональных возможностей путем обеспечени  функциональной зависимости изменени  выходной частоты во времени, в частности в процессе регулировани  положени  исполнительного органа.The purpose of the invention is to expand the functionality by providing a functional dependence of the output frequency variation over time, in particular, in the process of adjusting the position of the actuator.

На чертеже приведена электрическа  структурна  схема устройстваThe drawing shows the electrical structure of the device.

Делитель частоты следовани  импульсов с автоматически измен ющимс  коэффициентом делени  содержит делитель 1 частоты, тактовый вход которого соединен с входной шиной 2, выход - с выходной шиной 3 и с первыми входами первого и второго элементов 4 и 5 И, вторые входы которых соединены с выходами соответственно первого и второго триггеров 6 и 7, а выход - с входами соответственно суммировани  и вычитани  реверсивног.о счетчика 8 импульсов, выход которого соединен с входом дешифратора 9 максимального кода и с первым входом блока 10 сравнени  кодов , второй вход которого соединен с входом дешифратора )1 нулевого кода и с выходом вычитающего счетчика 12 импульсов, информационные вхо ды которого соединены с кодовой шиной 13, первый разр д которой соединен с информационным входом первого .разр да счетчика8 импульсов,элемент, 14 задержки, вход которого соединен A pulse frequency divider with automatically varying division ratio contains a frequency divider 1, the clock input of which is connected to the input bus 2, the output to the output bus 3 and to the first inputs of the first and second elements 4 and 5 And, the second inputs of which are connected to the outputs respectively the first and second triggers 6 and 7, and the output with the inputs, respectively, of the summation and subtraction of the reversible counter of pulses 8, the output of which is connected to the input of the decoder 9 of the maximum code and to the first input of the code comparing unit 10 c, the second input of which is connected to the input of the decoder) 1 of the zero code and with the output of the subtracting counter 12 pulses, the information inputs of which are connected to the code bus 13, the first bit of which is connected to the information input of the first counter of the pulses8 pulse, element, 14 delay whose input is connected

с выходной шиной 3, выход - с 3X0 , дом записи делител  1 частоты, информационные входы которого соединены с выходом посто нного запоминающего устройства 15, адресные входы которого соединены с выходом реверсивного счетчика 8 импульсов, вход записи которого соединен с входом зйписи вычитающего счетчика I2 импульсов , с шиной 16 запуска, с еди- ничным входом первог О триггера 6 и с единичным входом третьего триггера 17, выход которого соединен с первым входом третьего элемента 18 И, второй вход которого соединен с вы- ходной шиной 3, выход - со счетным входом вычитающего счетчика I2 импульсов , выход дешифратора 11 нуле462with output bus 3, output - c 3X0, frequency recorder 1 recording house, the information inputs of which are connected to the output of the permanent storage device 15, whose address inputs are connected to the output of the reversible pulse counter 8, the recording input of which is connected to the record input of the subtracting pulse counter I2 of pulses , with the start bus 16, with a single input of the first O of the trigger 6 and with a single input of the third trigger 17, the output of which is connected to the first input of the third element 18 And, the second input of which is connected to the output bus 3, the output is countable subtracting input of the counter pulses I2, the output of the decoder 11 nule462

вого кода соединен с нулевыми входами второго -и третьего триггеров 7 и 17 и с первым нулевым входом первого триггера 6, второй нулевой вход которого соединен с единичным входом второго триггера 7 и с выходом блока 10 сравнени  кодов, третий нулевой вход - с выходом дешифратора 9 максимального кода. В качестве дешифратора 9 и 11 могут быть использованы как известные дешифраторы, например типа К 155ИДЗ, так и элементы сравнени  кодов, в последнем случае можно измен ть пределы изменени  выходной частоты.The first code is connected to the zero inputs of the second and third triggers 7 and 17 and to the first zero input of the first trigger 6, the second zero input of which is connected to the single input of the second trigger 7 and to the output of the code comparison unit 10, the third zero input to the decoder 9 output maximum code. As a decoder 9 and 11, both well-known decoders, for example, K-155IDZ type, and code comparison elements can be used, in the latter case, the limits of variation of the output frequency can be changed.

Делитель частоты следовани  импульсов работает следующим образом.The pulse frequency divider operates as follows.

Импульсы с частотой F поступают с шины 2 на тактовый вход делител  1. Импульсы переполнени  с выхода делител  I, поступа  через элемент 14 на вход записи делител  1, пере- письшают код с выхода устройства 15 в делитель 1. Частота F. на выходеPulses with frequency F are received from bus 2 to clock input of divider 1. Overflow pulses from divider I output, coming through element 14 to divider 1 recording input, write the code from device 15 output to divider 1. Frequency F. output

oblXoblX

делител  1 будет оставатьс  посто нной до тех пор, пока в счетчик 12 не будет занесено заданное значение кода. Запускающий импульс по шине I6 записывает код, поступающий по шине 13, в счетчик 12 и в первый разр д счетчика 8, а также устанавливают в единичное состо ние триггеры 6 и 17. Разрешающий потенциал с единичного выхода триггера 6 разрешает прохождение частоты F через элемент 4 И на суммирующий вход счетчика 8, а разрешающий потенциал с« единичного выхода триггера 17 разрешает прохождение частоты Fg через элемент 18 И на счетный вход счетчика 12. С этого момента код на выходе счетчика 8 начнет линейно увеличиватьс , а на выходе счетчика 12 - линейно уменьшатьс . Еси каждому увеличивающемус  значе . нию кода в счетчике 8, поступающего на адресные входы устройства 15, бует соответствовать точно такое же значение кода на выходе последнего, то увеличение частоты Fg будет роисходить по линейному закону. сли каждому увеличивающемус  знаению кода в счетчике 8 будет соотетствовать значение кода на выходе стройства 15 с другим законом сответстви , то и частота Fg, будетdivider 1 will remain constant until the specified code value is entered into counter 12. The triggering pulse on bus I6 records the code received on bus 13 into counter 12 and the first discharge of counter 8, and also triggers 6 and 17 are set to one state. Allowing potential from single output of trigger 6 permits the passage of frequency F through element 4 And to the summing input of counter 8, and the resolving potential from the "single output of the trigger 17 allows the passage of the frequency Fg through the element 18" And to the counting input of the counter 12. From this moment the code at the output of the counter 8 starts to increase linearly and at the output of the counter 12 - linearly smart shats. Thou shalt increase every one. If the code in the counter 8 arriving at the address inputs of the device 15, corresponds to exactly the same code value at the output of the latter, then the increase in the frequency Fg will follow a linear law. If each code increment in counter 8 corresponds to the code value at the output of device 15 with a different law, then the frequency Fg will be

величиватьс  по такому же заону .Been doing so in the same way.

Если значение кода в счетчике 1 больше удвоенного значени  кода, определ емого дешифратором 9, то сигнал с выхода дешифратора 9 устанавливает триггер 6 в нулевое сое то ние и снимает тем самым разрешающий потенциал с входа элемента 4,If the code value in counter 1 is more than twice the code value determined by decoder 9, then the signal from the output of decoder 9 sets trigger 6 to zero and thereby removes the permissive potential from the input of element 4,

запреща  прохождение частоты Р.prohibiting the passage of the frequency R.

выхout

на суммирующий вход счетчика 8. С этого момента установивша с  максимальна  частота импульсов F,, с выхода делител  1 сохран етс  до тех пор, пока код в счетчике 8 не сравн етс  с кодом в счетчике 12 при этом сигнал с выхода блока 10 устанавливает триггер 6 в нулевое состо ние, а триггер 7 г- в единичное . Разрешающий потенциал с единичного выхода триггера 7 разрешает прохождениечерез элемент 5 ас- тоты на вычитающий вход счетчика 8. С этого момента начинаетс  уменьшение значени  кода в счетчике 8 и уменьшение частоты F, по закону, заложенному в устройстве 15to the summing input of counter 8. From this point on, the maximum pulse frequency F ,, from the output of divider 1 is maintained until the code in counter 8 is comparable to the code in counter 12, while the signal from unit 10 sets the trigger 6 in the zero state, and the trigger 7 g - in the unit. The resolving potential from the single output of the trigger 7 permits the passage through the element 5 of the frequency to the subtracting input of the counter 8. From this moment begins the decrease in the code value in the counter 8 and the decrease in the frequency F, according to the law laid down in the device 15

Когда код в счетчике 12 станет равным нулю, дешифратор 1I выработает сигнал, которым триггеры 6, 7 и 17 установ тс  в нулевое состо ние , тем самым устройство установитс  в исходное состо ние.When the code in the counter 12 becomes zero, the 1I decoder will generate a signal by which the triggers 6, 7 and 17 are set to the zero state, thus the device is reset.

Дл  выполнени  нового цикла работы устройства подаетс  новое зна- чение кода по шине 13 в счетчик 12 и одновременно значение первого разр да этого кода на информационный вход первого разр да счетчика 8 (дл  создани  четной разности между значени ми кодов в счетчиках 12 и В при сравнении их в блоке Ю)- и подаетс  запускающий импульс- по шине 16.To perform a new operation cycle of the device, a new code value is fed through bus 13 to counter 12 and simultaneously the value of the first bit of this code to the information input of the first bit of counter 8 (to create an even difference between the code values in counters 12 and B when comparing they are in the block u) - and a triggering pulse is fed through bus 16.

Если значение кода в счетчике 12 меньше удвоенного значени  числа , определ емого дешифратором 9, то частота импульсов F с выхода делител  1 увеличиваетс  до такой величины, пока увеличивающеес  значение кода в счетчике 8 не станет равным уменьшающемус  значению кода в счетчике 12. В результате этого блок 10 вырабатывает сигнал, KOTOpbiM устанавливаетс  триггер 6 в нулевое состо ние, а триггер 7 - в единичное. С этого момента начнетс  уменьшение частоты импульсов вых ° закону, -заложенному в устройстве 15. Цикл работы устройстваIf the code value in counter 12 is less than twice the number determined by decoder 9, then the frequency F of the output from divider 1 increases to such a value until the increasing code value in counter 8 becomes equal to the decreasing code value in counter 12. As a result, the block 10 generates a signal, KOTOpbiM sets trigger 6 to the zero state, and trigger 7 sets to one. From this point on, the frequency of impulses output will begin to decrease for the law laid down in device 15. The cycle of operation

12217461221746

заканчиваетс  аналогично описанному Bbmie при по влении нулевого значени  кода в счетчике 12.ends in the same way as described by Bbmie when the zero value of the code appears in the counter 12.

Частота на выходе делител  1 рав- на во всех случа хThe frequency at the output of divider 1 is equal in all cases

бы . would

где п - число разр дов делител  I , Р - значение кода на выходе посто нного запоминающего устройства, которое представл ет собой функцию от значени  кода -на его входеwhere n is the number of bits of the divider I, P is the code value at the output of the permanent storage device, which is a function of the code value — at its input

1515

P,f(i),P, f (i),

где i - значение кода на выходеwhere i is the output code value

счетчика 8; ,2..Г целое положительное число.counter 8; , 2..Г is a positive integer.

Если PJ i, то частота на выходе делител  I будет измен тьс  по линейному закону.If PJ i, then the frequency at the output of divider I will vary linearly.

ЕслиIf a

; ;

L и К - ...гдеL and K - ... where

целые числа, записанные в устройстве 15, целое число отношени  iintegers written in device 15, integer ratio i

К TO

то частота на выходе делител  I будет измен тьс  ступенчато через каждые К импульсов частоты F наthen the frequency at the output of the divider I will change step by step every K frequency pulses F by

Вх,Bh,

Claims (1)

величину, пропорциональную числу L. Формула изобретени a quantity proportional to the number L. Formula of the invention Делитель частоты следовани  импульсов с автоматически измен ющимс Pulse frequency divider with automatically varying коэффициентом делени , содержащий делитель частоты, тактовый вход которого соединен с входной шиной, выход - с выходной шиной и с первыми входами первого и второго элементовthe division factor containing a frequency divider, the clock input of which is connected to the input bus, the output to the output bus and to the first inputs of the first and second elements И, вторые входы которых соединены с выходами соответственно первого и второго триггеров, а выходы - с входами соответственно суммировани  и вычитани  реверсивного счетчика импульсов , выход которого соединен с входом дешифратора максимального кода и с первым входом блока сравнени  кодов, второй вход которого соединен с входом дешифратора нулевого кода и с выходом вычитающего счетчика импульсов, информационные входы которого соединены с кодовой шиной, первый разр д которой соединен с информационным входом первого разр да реверсивного счетчика . и шульсов, и третий элемент И, о т- личающийс  тем, что, с целью расширени  функциональных возможностей путем обеспечени  функциональной зависимости изменени  выходной частоты во времени, в него введены третий триггер, посто нное запоминагацее устройство, щина запуска и элемент задержки, вход которого соединен с выходной шиной, выход - с входом записи делител  частоты, информационные входы которого соединены с вых9дом посто нного запоминающего устройства, адресные входы которого соединены с выходом реверсивного счетчика импульсов , выход записи которого соеСоставитель А.Соколов Редактор М.Петрова Техред В.КадарAnd, the second inputs of which are connected to the outputs of the first and second triggers, respectively, and the outputs to the inputs of the summation and subtraction of a reversible pulse counter, respectively, the output of which is connected to the input of the decoder of the maximum code and to the first input of the code comparison unit, the second input of which is connected to the input of the decoder zero code and with the output of the deductive pulse counter, the information inputs of which are connected to the code bus, the first bit of which is connected to the information input of the first bit reversibly of the counter. and shulsy, and the third element AND, which is related to the fact that, in order to expand the functionality by providing a functional dependence of the output frequency variation over time, a third trigger, a permanent storage device, a triggering element and a delay element are entered into it connected to the output bus, the output to the recording input of a frequency divider, the information inputs of which are connected to the output of a permanent storage device, the address inputs of which are connected to the output of a reversible pulse counter, course record which soeSostavitel Sokolov Editor Petrova Tehred V.Kadar Заказ 1620/59 Тираж 816ПодписноеOrder 1620/59 Circulation 816 Subscription ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5 Филиал ГШП Патент, г. Ужгород, ул. Проектна , 4Branch GShP Patent, Uzhgorod, st. Project, 4 динен с входом записи вычитающего счетчика импульсов, с шиной запуска , с единичным входом первого трш гера и с единичным 1ВХОДОМ третьего триггера, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходной шиной, выход СО счетным входом вычитающего счетчика импульсов, выход дешифратора нулевого кода соединен с нулевыми входами второго и третьего тригге - ров и с первым нулевым входом первого триггера, второй нулевой вход которого соединен с единичным входом второго триггера и с выходом блока сравнени  кодов, третий нулевой вход - с выходом дешифратораdinene with the input of the record of the subtractive pulse counter, with the start-up bus, with the single input of the first one and with the single 1-INPUT of the third trigger, the output of which is connected to the first input of the third element And, the second input of which is connected to the output bus, output CO with the counting input of the subtractive pulse counter , the output of the zero-code decoder is connected to the zero inputs of the second and third triggers and to the first zero input of the first trigger, the second zero input of which is connected to the single input of the second trigger and output block comparing the codes, the third zero-input - with the output of the decoder максимального кода.maximum code. Корректор Л.ПатайProofreader L. Patay
SU843796548A 1984-09-24 1984-09-24 Pulse repetition frequency divider with automatic countdown change SU1221746A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843796548A SU1221746A1 (en) 1984-09-24 1984-09-24 Pulse repetition frequency divider with automatic countdown change

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843796548A SU1221746A1 (en) 1984-09-24 1984-09-24 Pulse repetition frequency divider with automatic countdown change

Publications (1)

Publication Number Publication Date
SU1221746A1 true SU1221746A1 (en) 1986-03-30

Family

ID=21140717

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843796548A SU1221746A1 (en) 1984-09-24 1984-09-24 Pulse repetition frequency divider with automatic countdown change

Country Status (1)

Country Link
SU (1) SU1221746A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 552704, кл. Н 03 К 23/00, 04.02.76. Авторское свидетельство СССР № 801253, кл. Н 03 К 23/00, 11.10.78. .(54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ С АВТОМАТИЧЕСКИ ИЗМЕНЯЮЩИМСЯ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ *

Similar Documents

Publication Publication Date Title
US4657406A (en) Timing generating device
US4414678A (en) Electronic up-down conting system with directional discriminator
SU1221746A1 (en) Pulse repetition frequency divider with automatic countdown change
SU1372589A1 (en) Apparatus for controlling m-phase stepping motor with step splitting
SU1062645A1 (en) Programmed-type device
SU1003025A1 (en) Program time device
SU1014119A1 (en) Steeping motor control device
SU1238277A1 (en) Device for selecting true code
SU1259214A1 (en) Programmed control device
SU741474A2 (en) Controllable frequency divider
SU1298738A1 (en) Device for sorting n-bit numbers
SU552704A1 (en) Frequency divider with automatically variable division factor
SU1495772A1 (en) Device for piece-linear approximation
SU1224997A1 (en) Device for delaying pulses
SU1328919A1 (en) Electric motor control device
SU1539727A1 (en) Apparatus for controlling step motor
SU1291976A1 (en) Function generator
SU1108600A1 (en) Control device for stepping motor
SU1509869A1 (en) Multifunction module
SU1363231A1 (en) Failure-simulating device
SU1239715A1 (en) Microprogram control device
SU1040608A1 (en) Pulse frequency divider
SU1381429A1 (en) Multichannel device for programmed control
SU1307587A1 (en) Frequency divider with variable countdown
SU416664A1 (en)