SU1218389A1 - Устройство дл формировани тестовой последовательности - Google Patents

Abstract

Изобретение относитс  к автоматике и может быть использовано дл  контрол  приемников кодовой информации, в первую очередь пультов управлени .и устройств автоматического ввода данных, Цель изобретени  - расширение области применени  и повьшение быстродействи . Устройство имеет пр мой и инверсный выходы, на которые поступают бипол рные синхроимпульсы, демодул тор , преобразующий i бипол рные синхроимпульсы в однопол рные - ,шесть элементов И-Ш1И два триггера, 5 счетчиков,генератор два-генерато- ра одиночного импульса,, два регистра, коммутатор запуска, представл ющий собой кнопочный переключатель и служащий дл  подачи сигнала запуска на первый генератор одиночного импульса , два элемента ИЛИ, коммутатор режима, представл ющий собой набор переключателей и предназначенньи дл  выдачи сигналов на входы элементов ИЛИ и И-ШШ, вход внешнего запуска , и дешифратора, инвертор, D-триггер, сумматор, коммутатор информации, представл ющий собой набор переключателей, предназначенный дл  выдачи сигналов на информационные входы записи первого регистра, модул тор, счетный триггер, схему сравнени , коммутатор адреса, представл ющий собой набор переключателей дл  выдачи сигналов на информационные входы записи второго регистра и шифратор 1 ил. (Л С ч 5 Ю 00 СО сх со

Description

Изобретение относитс  к автоматике и может быть использовано дл  контрол  приемников кодовой информацииJ в первую очередь пульта управлени  и устройств автоматического ввода данных, используемых в системах автоматики.

Целью изобретени   вл етс  расширение области применени  и повы- .шение быстродействи .

На чертеже представлена функциональна  -.хема предлах аемого устройства .

.Устройство содержит пр мой и инверсный синхровходы 1 и 2, на которые поступают бипол рные синхроимпульсы , преобразователь 3 бипол рного кода в однопол рньш, первый 4, второй 5, третш 6, четвертьш 7, п - Tbri i 8 и шестой 9 элементы И-ИЛИ, пер- вьй 10 и второй 11 RS -триггеры, второй 12, первый ТЗ, третий 14, чет- вертьй 15, п тый 16 счетчики, генератор 17 импульсов, первый 18, второй

19е1)орммрователи одиночного импульса первый 20, второй 21 регистры, формирователь 22 сигнала запуска, пред- cтaвл юI ий собой кнопочный переключатель и служащий дл  подачИ сигнала запуска на первый формирователь импульса 13, первый 23 и второй 24 элементы ШШ, блок 25 задани  режима представл гащш собой набор переключателей , вход 26 внешнего запуска, первый 27, второй 28 и третпй 29 дешифраторы , элемент liE 30, J) -триггер 31, сумматор 32, первьщ блок 33 задани  исходных данных, представ- л ющпй собой набор переключателей, преобразователь 34 однопол рного кода в бипохшрный, счетный триггер 35, схему сравнени  36, второй блок 37 задани  исходных данных, представл ющий собой набор переключателей пр мой 38 и инверсный 39 информационные выходы устройства, шифратор 40.

Формирование последовательного кода осуществл етс  путем сдвига предварительно записанной в регистры

20и 21 информации. Формированле бипол рного кода осуществл етс  преобразователем 34, который управл етс  шифратором 40. Управление регистрами и дальнейша  обработка их выходных сигналов производитс ,как описано ниже, в зависимости от выбранного режима работы.

Возможны синхронный и асинхронньи режимы работы устройства, в свою

1838У2

очередь, в асинхронном режиме возможны циклический и однократный (ручной ) режимы передачи 32-разр дного кода без запуска и с запуском по

5 внешнему сигналу, передача 24-разр дных бипол рных синхроимпульсов. Выбор режима производитс  оператором с помощью блока 25, обеспечивающего формирование р Да потенциальных

10 сигналов, поступающих на соответствующие входы элементов H-ilTUl 4 - 9, . Шт 23 и 24.

Режим циклической передачи 32- разр дного кода по ГОСТ 18977-79.

15 li шyльcы геператора 17 поступают на счетчик 13, выполн ющий функции делител  частоты. На выходах счетчика 13 формируетс  сетка опорных частот . R5 -триггер 11, счетчик 14 и

20 дешифратор 27 образуют схему управ

лени , при этом на выходах дешифратора 27 последовательно вырабатываютс  необходимые дл  формировани  одного кодового слова вспомогательные сигналы. Временные соотношени  этих сигналов обеспечиваютс  выбором кодовых комбинаций, поступающих на дешифратор 27 от счетчика 14. На первом выходе дешифратора 27 (нумераци  выходам дешифратора даетс  в соответствии с формулой) формируютс  импульсы, соответствующие по времени моменту формировани  32-го разр да выдаваемого устройством кода и используемые при формировании признака частности кода; на п том - импульсы паузы между пачками 32 синхроимпульсов, формируемых на третьем выходе дешифратора 27; на третьем - пачки из 24 синхроимпульсов; на четвертом - импульсы окончани  цикла.

Цикл передачи одного 32-разр дного слова строитс  следующим образом . Первьм формируетс  импульс паузы. При наличии этого импульса . призводитс  запись адреса и информации слова в регистры 20 и 21. По окончании импульса паузы вырабатываетс  пачка из 32 синхроимпульсов, осуществл ющих сдвиг кода в регистрах и стробирующих по длительности импульсы последовательного кода в шифраторе 40. Циклическа  работа схемы управлени  обеспечиваетс  триг- герм 11,который включаетс  сигналом с четвертого выхода дешифратора 27 и обнул ет, счетчик 14. Затем сигна- лом с выхода счетчика 13 триггер 11

3

обнул етс , т.е. внопь разрешаетс  работа счетчика 14.

Формирование адресной части слова дл  записи в регистр 21 осуществл етс  элементом И-ИЛИ 9, счетчиком 16, дешифратором 29, схемой сравнени  36, блоком 37. Выбор адресов дл  передачи осуществл етс  оператором с помощью блока.37. Устройство обеспечивает передачу как полного (16), так и ограниченного набора адресов. При передаче полного набора сигналом от блока 25 блокируетс  втора  группа входов элемента И-ИЛИ 9 и на счетчик 16 поступают только импульсы паузы с п того выхода дешифратора 27 Дешифратор 29 преобразует двоичный код адреса с выхода счетчика 14 в позиционный код. Выходы дешифратора 29 соединены с первыми входами схемы сравнени  36, на вторые входы которой поступают сигналы с блока 37. При совпадении единиц в какой- либо паре входных сигналов схема сравнени  формирует сигнал совпадени , используемый дл  стробировани  записи информации в регистр 20 только по выбранным адресам (по остальны передаетс  нулева  информаци ). При передаче ограниченного набора адресов сигналом от блока 25 снимаетс  запрет с второй группы входов элемента И-ИЛИ 9. При этом в случае несовпадени  ни в одной из пар входных сигналов схемы сравнени  36 сигнал с ее выхода разрешает поступление через элемент И-ИЛИ 9 на вход счетчика 16 синхроимпульсов с второго выхода дешифратора 27 др получени  совпадени . Полученное при совпадении состо ние счетчика 16 сохран етс  до момента окончани  записи адреса в регистр 21, затем импульсом паузы состо ние счетчика 16 увеличиваетс  на единицу, и цикл работы повтор етс .

Формирование информационной части слова дл  записи в регистр 20 производитс  элементом ИЛИ 23, счетчиком 1.5, сумматором 32 и блоком 33. При циклической передаче счетчик 15 обнулен сигналом, поступающим через элемент ИЛИ 23 от блока 25, поэтому сигнал на выходе сумматора 32 совпадает с кодом, поступающим от первой группы выходов блока 33, Таким образом , набранна  оператором на блоке 33 информаци  записьшаетс  в часть разр дов регистра 20 через сумматор

83894

32, в остальные - непосредстнанно .

Управление работой регистров 6 и 21 во всех режимах осуществл етс  сигналами с выходов элементов И-ИЛИ 5,6 и 8. С выхода элемента И-киЫ 8 снимаетс  сигнал дл  включени  регистров 20, 21 в режимы записи или сдвига. Этим же сигналом

осуществл етс  обнуление триггера 35. Сигналом с выхода элемента И- ИЛИ 6 осуществл етс  стробирование записи информационной части слова в регистр 20. Пачки синхроимпульсов

с выхода элемента И-ИЛИ 5 осуществл ют сдвиг информации в регистрах 20 и 21 и поступают на шифратор 40. При циклической подаче 32-разр дных слов с полным набором адресов

в момент паузы сигнал с п того выхода дешифратора 27 через элемент 8 включает регистры 20, 21 в режим записи. При совпадении выбранного оператором и текущего (определ емого состо нием счетчика 16) адресов по сигналу от схемы сравнени  36, проход щим через элемент И-ИЛИ 6, производитс  запись информационной части слова в регистр

20. Запись адресной части в регистр 21 производитс  непосредственно от коммутатора адреса 37 ( ст аршие, неизмен ющиес  разр ды), и от счетчика 16 (измен ющиес  разр ды). Тактирование записи адреса производит- с  сигналом, поступающим на вход регистра 21 от счетчика 13. По окончании импульса паузы производитс  переключение регистров 20 и 21 в режим сдвига, одновременно;, состо ние счетчика 16 увеличиваетс  на единицу . Поступающие затем на вход сдвига регистров 20, 21 от элемента И-ИШi 5 синхроимпульсы осуществл ют сдвиг информации в регистрах 20 и

21, формиру  последовательный код, которьм с выхода регистра 21 поступает на информационный вход триггера 35 и на элемент И-ИЛИ 4. Последний пропускает однопол рньй код на первьш информационньш вход шифратора 40, на второй вход которого поступают синхроимпульсы. На вход блокировки шифратора 40 поступает разрешающий сигнал, сформированный элементом ИЛИ 24 по сигналу от Олока 25. На выходах шифратора 40 формируютс  импульсы, управл ющие работой преобразовател  34, формирующе

го стандартный бипол рньй последовательный код, поступающий на выходы 38 и 39 устройства. В момент передачи 32-го разр да кода формируетс  признак честности, дл  чего по сигналу с первого выхода дешифратора 27 в зависимости от поступающих на первую и вторую группу входов элемента И-ИЛИ 9 сигналов от коммутатора режима 25 на выход элемента И-ИЛИ 4 передаетс  состо ние пр мого или инверсного выхода триггера 35, который осуществл ет подсчет числа единичных импульсов в коде, поступающем с выхода регистра 21 . Затем цикл передачи повтор етс  дл  слова со следующим адресом и т.д. ..

Циклическа  передача ограниченного набора адресов отличаетс  тем, что во врем  передачи кода осуществл етс  поиск следующего подлежащего передаче адреса.

Работа большинства узлов устройства при ручной однократной передаче не отличаетс  от описанной дл  режима циклической передачи, т.е. их циклическа  работа продолжаетс . Особенность состоит в том, что сигналом от-коммутатора режима 25 вход блокировки шифратора через элемент lUIH 24 соедин етс  с выходом схемы стробировани , содержащей формирователи одиночного импульса 18, 19, элемент И-ИЛИ 7, D -триггер 31, элемент ИЛИ 24,.. Ьлок 22, вход 26 внешнего запуска. По сигналу от блока 22 срабатывает формирователь 18 импульса, длительность выходного сигнала которого определ етс  периодом следовани  импульсов опорной частоты , поступающих на вход генератора от счетчика 13. Выходной импульс формировател  18 через элемент И- ИЛИ 7 поступает на формирователь 19 импульса, при этом прохождение сигналов через вторую группу входов элемента И-ШШ 7 запрещено сигналом от блока 25. Длительность импульса формировател  19 определ етс  сигналом от старшего разр да счетчика 16, т.е. соответствует времени набора всех заданных адресов, D -триггер 31 обеспечивает прив зку фронтов выходного импульса формировател  19 к циклу формировани  кодового слова за счет подачи импульсов паузы с п того выхода дешифратора 27 на тактовый вход 3) Триггера 31. Выходной сигнал D -триггера 31 через элемент ИШ 24 поступает на вход блоки- с ровки шифратора 40 и отпирает последний на врем  цикла передачи выбранных адресов. Таким образом, устройство обеспечивает однократную передачу слов с заданным набором O адресов при поступлении сигнала от блока 22.

Работа устройства при однократной передаче по внешнему сигналу от бло5 ка 25 заключаетс  в том, что разрешаетс  прохождение сигнала с входа 26 внешнего запуска через элемент И-ИЛИ 7 на вход запуска формировател  19. Втора  особенность работы

Q состоит в том, что сигналом с блока 25 снимаетс  обнул ющий сигнал с входа сброса счетчика 15, и формирователем информации слова по внешнему сигналу запуска производит5 с  формирование последовательности чисел в информационной части слова . (например, команд опроса  чеек пам ти устройств автоматического ввода данных).При запуске формировател  18

р импульса от блока 22 сигналом с вько- да формировател  18 производитс  обнуление счетчика 15 и производитс  однократна  выдача кода с информационной частью,соответствующей набранной на блоке 33. Затем при поступлении

на вход 26 импульса запуска состо ние счетчика 15 увеличиваетс  на единицу. При этом на выходе сумматора 32 дл  записи в регистр 20 получаем число, на единицу больше переданного в предыдущем цикле. По импульсу внешнего запуска срабатьша- ет также схема стробировани , отпирающа  устройство на врем  формировани  кодовой посьшки. Следующий импульс на входе 26 вновь увеличивает состо ние счетчика на единицу и вызывает срабатывание схемы стробировани , и т.д. Таким образом, осуществл етс  передача последовательности чисел по внешнему запускающему сигналу.

5

0

5

0

Устройство обеспечивает также асинхронное формирование пачек 24- разр дных бипол рных синхроимпульсов. При этом на шифратор 40 через элемент И-ИЛИ 5 подаютс  однопол рные 24-разр днь1е синхроимпульсы .с третьего выхода дешифратора 27. Поступление информации на шифрат ор 40 через элемент И-ИЛИ 4 блокируетс  сигналами от блока 25.

В синхронном режиме на входы 1 и 2 бипол рных сигналов поступают бипол рные синхроимпульсы. Преобразователь 3 преобразует бипол рные синхроимпульсы в однопол рные, поступающие на схему, включающую счетчик 12, дешифратор 28 и RS -триггер 10, котора  осуществл ет-;, выделение .. паузы между двум  последовательными пачками синхроимпульсов. Синхроимпульсы с входа преобразовател  3 производ т сброс счетчика 12 и RS- триггера 10. Частота поступающих на счетчик 12 импульсов от счетчика 13 и кодова  комбинаци , вызывающа  срабатывание дешифратора 28, выбрана таким образом, что сигнал на выходе дешифратора 28,перевод щий в единичное состо ние R -триггер 10, повл етс  только в паузе между пачками синхроимпульсов (она имеет большую длительность по сравнению с паузами между импульсами внутри пачки). Таким образом, на выходе

RS -триггера 10 формируетс  импуль паузы, поступающий через элемент И- ИЛИ- 8 (втора  группа входов этого элемента заблокирована в данном режиме сигналом с блока 25) на входы управлени  регистрами 20 и 21 и вход сброса счетного триггера 35. Во врем  действи  импульса паузы сигналом с второго выхода счетчика 13, проход щим через элемент И-ИЛИ 6, производитс  запись в регистр 20 информации от блока 33 и сумматора 32, счетчик 15 в этом режиме обнулен сигналом , проход щим через элемент ИЛИ 23 от блока 25. С приходом первого синхроимпульса происходит обнуление

RS -триггера 10 и регистр 20 переводитс  в режим сдвига, которьш осуществл етс  синхроимпульсами, поступающими на вход регистра 20 от демодул тора 3 через элемент И-ИЛИ 5. Формируемьй на входе регистра 20 при сдвиге последовательный код поступает через элемент И-ШШ 4 (прохождение информации от других источников в данном режиме заблокировано сигналами от блока 25) на шифратор 40, на вход блокировки которого в этом режиме поступает разрешающий сигнал.

0

5

0

5

0

5

0

5

5

Claims (1)

1. Формула изобретени 

   Устройство дл  формировани  тестовой последовательности, содержащее генератор импульсов, первый и второй счетчики, первый и второй элементы И-ИЛИ, первый и второй дешифратор, счетный и первый ftS -триггеры, пер- вьм и второй регистры, формирователь сигнала запуска, блок задани  режима, первый и второй блоки задани  исходных данных, шифратор и преобразователь однопол рного кода в бипол рШЛй причем первые группы информационных выходов первого и второго блоков задани  исходных данных соединены соответственно с установочными входами первого и второго регистров, выход первого регистра соединен с информационным входом сдвига второго регистра, последовательный выход которого соединен с информационным входом счетного триггера, и первым входом первого элемента И-ИЛИ, второй и третий входы которого соединены соответственно с пр мым и инверс- ,ным выходами счетного триггера, а выход первого элемента И-ИЛИ соединен с первым входом шифратора, выход которого соединен с входом преобразовател  однопол рного кода в бипол рный, выходы которого  вл ютс  пр мыми инверсными информационными выходами устройства, четвертый и п тьш входы первого элемента И-ИЛИ соединены с первым и вторым выходами блока задани  режима,а шестой и седьмой входы объединены и подключены к первому выходу первого дешифратора, группа выходов второго счетчика соединена с группой входов второго дешифратора, первый разр дный выход первого счетчика соединен со счетным входом второго счетчика, пер- вьп1 вход второго элемента И-ШШ соединен с третьим выходом блока задани  режима, отличающеес  тем, что, с целью расширени  области применени  и повышени  быстродействи , в устройство введены третий, четвертый, п тый и шестой элементы И-ИЛИ, второй RS -триггер , третий четвертый и п тый счетчики , первый и второй формирователи одиночного импульса, первый н второй элементы ИЛИ, третий дешифратор, элемент НЕ, D -триггер, сумматор, схема сравнени  и преобразователь

   бипол рного кода в одиопол рмый, причем пр мой и инверсный синхровходы, устройства соединены соответственно с пр мым и инверсным входами пре образовател  бипол рного кода в од- нопол рный, выход которого соединен с входами сброса второго счетчика, первого R5 -триггера и вторым входом второго элемента И-ИЛг1, тре- тий и четвертый входы которого соединены с вторым и третьим выходами первого дешифратора, а п тый и шестой входы соответственно с четвертым и птым выходами блока задани  режима, выход второго элемента И-ИЛИ соединен с входом сдвига второго регистра , тактовьш вход которого, первый и второй входы третьего элемента И-ШШ- соединены с первым разр дным выходом первого счетчика, второй, третий и четвертый разр дные выходы которого соединены соответственно с синхровходами первого формировател  импульса, третьего счетчика и входом сброса второго Rs -триггер установочньй вход которого соединен .с четвертым выходом первого дешифратора , п Тый выход которого соединен с первыми входами п того и шестого элементов И-ИЛИ и синхровходом J) - триггера, группа входов первого дешифратора соединена с группой выходов третьего счетчика,, вход сброса которого соединен с выходом RS -тригера , вход первого счетчика соединен с выходом генератора импульсов, выхо второго дешифратора соединен с устанвочным входом RS -триггера, выход которого соединен с вторым входом п того элемента И-1-ШИ, третий и чет- вертьй входы которого непосредственно и через элемент НЕ соединены с шестым выходом блока задани  режима выход п того элемента И-Ш1И соединен с входом сброса счетного триггера и входами управлени  режимом первог

   и второго регистров, вход сдвига первого регистра, синхровход съем-

   ного триггера и второй вход шифратора соединены с выходом второго элемента И-Ш1И, выход формировател  сигнала запуска соединен с входом запуска первого элемента 1ШИ и

   . JQ j 0 5 п

   0

   5

   0

   5

   четвертого элемента И-Ш1И, второй вход которого и счетный вход четвертого счетчика соединены с входом внешнего запуска устройства, выход четвертого элемента И-ИЛИ соединен с входом запуска второго формировател  импульса, синхровход и выход которого соединены соответственно с выходом старшего разр да п того .счетчика и D -входом D -триггера , выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с третьим входом шифратора, вторые входы первого и второго элементов ИЛИ и третий вход четвертого элемента И-ШШ соединены соответственно с седьмым, восьмым и дес тым входами блока задани  режима, выхрд первого элемента ИЛИ соединен с входом сброса четвертого счетчика, выход которого и второй выход первого блока задани  исходных данных соединены соответственно с первым и вторым входами сумматора, выходы которого соединены с группой информационных входов первого регистра, второй и третий входы и выход шестого элемента И-ИЛИ соединены соответственно с дес тым выходом блока задани  режима, вторым -выходом первого дешифратора и входом п того счетчика, группа выходов которого соединена с группой информационных входов второго регистра и группой входов третьего дешифратора, выход которого и второй выход второго блока задани  исходных данных соединены соответственно с п.ервым и вторым входами схемы сравнени , выход которой соединен с четвертым входом шестого элемента И-ИЛИ и третьим входом третьего элемента И-ИЛИ, четвертый вход и выход которого соединены соответственно с одиннадцатым выходом блока задани  и тактовым входом первого регистра, выход которого соединен с восьмым входом первого элемента , дев тый и дес тый входы которого соединены соответственно с двенадцатым и тринадцатым выходами блока задани  режима.

   j

   эта