SU1215185A1 - Synchronizing device with phase-lock control - Google Patents
Synchronizing device with phase-lock control Download PDFInfo
- Publication number
- SU1215185A1 SU1215185A1 SU843736902A SU3736902A SU1215185A1 SU 1215185 A1 SU1215185 A1 SU 1215185A1 SU 843736902 A SU843736902 A SU 843736902A SU 3736902 A SU3736902 A SU 3736902A SU 1215185 A1 SU1215185 A1 SU 1215185A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- phase
- frequency divider
- pulse
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относитс к электро- св эи и может использоватьс в аппаратуре передачи данных. Повышаетс точность установки фазы выходного (Сигнала, Импульсные последовательности с опорного генератора I и управл емого генератора (УГ)6 через соответствующие делители 2 и 7 частоты с переменным коэф.делени поступают на импульсно-фазовый дискри- MHHaTjop: (ИФД)З. Импульсы, соответствующие расхо здению фаз сравниваемых последовательностей, через фильтр 4 нижних частот и управл ющий элемент 5 воздействуют на УГ 6, измен его частоту. Импульсы УГ поступают на выход устройства, на счетный вход реверсивного счетчика (PC)9 и на второй ИФД 8, куда поступает йнформй- ционный сигнал. Импульс с ИФД 8 поступает на управл ющий вход PC 9. Дешифраторы IО и 11 фиксирунзт крайние состо ни PC 9. С дешифраторов 10 и 11 импульсы поступают на соответствующие D -триггеры 12 и 13 дл изменени коэф.делени делителей 2,7 частоты и начальной установки PC 9. 3 ил. .... i сл с: в 1м riL. . 9и&1The invention relates to electrical communication and can be used in data transmission equipment. The accuracy of setting the phase of the output (Signal, Pulse sequences from reference generator I and controlled oscillator (UG) 6 through the appropriate dividers 2 and 7 of the frequency with a variable division factor goes to the pulse-phase discriminator HHaTjop: (IFD). Z. Pulses Corresponding to the phase divergence of the compared sequences, through the low-pass filter 4 and the control element 5, affect the frequency 6 of the UG 6. The impulses of the UG arrive at the output of the device, the counting input of the reversible counter (PC) 9 and where the information signal comes in. The pulse from the IFD 8 goes to the control input PC 9. The decoder IO and 11 fix the extreme states of PC 9. From the decoder 10 and 11, the pulses go to the corresponding D-triggers 12 and 13 to change the division ratio dividers of 2.7 frequencies and PC setup 9. 3 silt .... i s with: 1 m riL. 9i & 1
Description
11eleven
Изобретение относ тс к технике электросв зи и может быть исполь-. зовапо в аппаратуре передачи данных .The invention relates to telecommunications engineering and may be used. Zovapo in data transmission equipment.
Цель изобретени - повышение точности установки фазы выходного сигнала .The purpose of the invention is to improve the accuracy of setting the phase of the output signal.
На фиг. представлена структурна электрическа схема устройства синхронизации с фазовой автоподстройкой частоты; на фиг.2, 3 - временные диаграммы его работы.FIG. a structural electrical circuit of a phase locked loop synchronization device is presented; 2, 3 - time diagrams of his work.
Устройство синхронизации с фазовой автоподстройкой частоты содержит опорный генератор I, первый делитель 2 частоты с переменным коэффициентом делени , первый импульсно- фазовый дискриминатор 3, фильтр 4 нижних частот, управл ющий элемент 5 ущ)авл емый генератор 6, второй делитель 7 частоты с переменным коэффициентом делени , второй импульсно )азрвый{ дискриминатор 8, реверсив- ный счетчик 9| первый и второй дешифраторы 10, И, первый и второй б -триггеры 12, 13, элемент ИЛИ 14.The synchronization device with phase locked loop contains a reference oscillator I, the first divider 2 frequencies with a variable division factor, the first pulse-phase discriminator 3, the low-pass filter 4, the control element 5 and the second frequency divider 7 with a variable factor division, second pulse) azrvy {discriminator 8, reversible counter 9 | the first and second decoders 10, And, the first and second b-triggers 12, 13, the element OR 14.
Устройство синхронизации с фазовой автоподстройной частоты работает следующим образом.The synchronization device with phase auto-adjustable frequency works as follows.
Импульсные последовательности, формируемые в опорном генераторе I Сфиг.За или управл емом гене- раторе 6 (фиг.21 и 3t), падают со- р ветственно: на первый делитель 2 частоты с пepeмeнны( коэффициентом делени и второй делитель 7 «1астоты с переменным коэффициентом делени . Сигналы с выхода первого делител 2 частоты с переменным коэффициентом делени (фиг.2 или ЗЙ) и второго делител 7 частоты с перемен- ньм крэффи1(иентом делени (фиг. или ЗдУ поступают соответственно на первый и второй входы первого импупьсно:-фазового дискриминатора 3 На выходе которого формируютс импульсы в соответствии со знаком рас хо д;(енй фаз сравниваемых последовательностей . Эти импульсы поступают на вход фильтра 4 нижних частот, с выхода которого, посто нное напр жение поступает на управл ющий элемент 5 и измен ет частоту управл емого генератора 6.. В .результате, сигналы на выходах делителей 2, 7 частоты с переменным коэффициентом делени имеют равную частоту и пос- . то нный сдвиг фаз. Кроме того, пос185 The impulse sequences formed in the reference generator of I Sfig. For or controlled generator 6 (Fig. 21 and 3t) fall correspondingly: on the first divider 2, the frequencies with variable (divider ratio and the second divider 7 "1 frequency with variable dividing ratio. The signals from the output of the first splitter 2 frequencies with a variable division factor (FIG. 2 or SJ) and the second splitter 7 are frequencies with variable kraffi1 (the dividing agent (Fig. or HF) are supplied to the first and second inputs of the first one respectively: - phase discriminator 3 At the output to Then, the pulses are formed according to the sign of the race; (phase of the compared sequences. These pulses go to the input of the low-pass filter 4, from the output of which the constant voltage goes to the control element 5 and changes the frequency of the controlled oscillator 6. As a result, the signals at the outputs of the dividers 2, 7 of the frequency with a variable division factor have an equal frequency and this phase shift.
ледовательность импульсов с выхода управл емого генератора 6 поступает на первый вход второго импульсно-фа- зового дискриминатора 8, на второйThe pulse length of the pulses from the output of the controlled generator 6 is fed to the first input of the second pulse-phase discriminator 8, to the second
вход которого подан информационный сигнал (фиг.26 или 3&). В зависимости от фазового сдвига информационного сигнала и сигнала с выхода управл емого генератора 6 на выходеthe input of which is fed an information signal (Fig.26 or 3 &). Depending on the phase shift of the information signal and the signal from the output of the controlled generator 6 at the output
второго импульсно-фазового дискриминатора 8 формируютс управл ющий импульс, который поступает на реверсивный счетчик 9, к счетному входу которого подключён сигнап с уп5 равл емого генератора. 6, и реверсивный счетчик 9 измен ет свое состо ние при поступлении каждого импульса на счетный вход на единицу в большую или меньшую сторону. Когда ре0 версивный счетчик 9 достигает одного из крайних состо ний, оно фиксируетс дешифратором ГО или 1 к в конце цикла сравнени фаз в первом импульсно-фазовом дискриминаторе 3The second pulse-phase discriminator 8 generates a control pulse, which is fed to the reversible counter 9, to the counting input of which a signal from the equalized generator is connected. 6, and the reversible counter 9 changes its state when each pulse arrives at the counting input by one up or down. When the reversible counter 9 reaches one of the extreme states, it is fixed by the decoder GO or 1 k at the end of the phase comparison cycle in the first pulse-phase discriminator 3
5 по сигналу со второго делител 7 частоты с переменным коэффициентом5 according to the signal from the second divider 7 frequency with a variable coefficient
делени один из D -триггеров 12 и 13 перейдет в состо ние логи.ческой 1 (фиг.2е или Зе. При этом пос30 тупает сигнал на начальную установку реверсивного счетчика 9 через элемент ИЛИ 14 и на изменение коэффициентов делени делителей 2, 7 частоты с переменным коэффициентомdividing one of the D-triggers 12 and 13 will enter the logical 1 state (Fig. 2e or Ze. This will send a signal to the initial setting of the reversible counter 9 through the OR element 14 and to the change in the division factors of the dividers 2, 7 variable coefficient
35 делени .35 divisions.
При работе устройства возможны два случа .When the device is working, two cases are possible.
В первом случае входна информа- щюнна последовате.г1ьность опережает по фазе последовательность импульсов на выходе управл емого генератора 6. При этом коэффициенты делени первого делител 2 частоты с переменным коэффициентом делени и второго делител 7 частоты с переменным коэффициентом делени измен ют таким образом, что разность между произведением коэффициента делени N первого делител 2 частоты с переменным коэффициентом делё1ни на:) измененный коэффициент делени т второго делител 7 частоты с переменным коэффициентом делени и прриз- ведением коэффициента делени М вто- 55 рого делител 7 частоты с переменным коэффициентом делени на измененный коэффициент делени п первого делител 2 частоты с переменным коэф40In the first case, the input informational sequence of the pulse. G1 leads ahead of the sequence of pulses at the output of the controlled oscillator 6. At the same time, the division factors of the first divider 2 frequencies with a variable division factor and the second divider 7 frequencies with a variable division factor change in such a way that the difference between the product of the division factor N of the first divider 2 frequencies with a variable factor dividing by :) the modified division factor t of the second divider 7 frequency with a variable factor d laziness and prriz- conducting dividing ratio M 55 cerned secondary frequency divider 7 with a dividing ratio variable at the changed dividing ratio n of the first frequency divider 2 with variable koef40
4545
5050
33
фициентом делени раина плюс; единице , например , , , .(фиг. 2) .rai plus division; unit, for example,,,. (Fig. 2).
Во втором случае входна информационна последовательность отстает по фазе от последовательности импульсов на выходе управл емого генератора 6. В этом случае коэффициеты делени первого делител 2 частоты и второго делител 7 частоты измен ютс таким образом, что разность между произведением коэффициента делени N первого делител 2 частоты на измененный коэффициент делени m второго делител 7 частоты и произведением коэффициента делени М второго делител 7 частоты на измененный коэффициент делени п первого делител частоты 2 равна минус единице, например, , , , (фиг.Зй и 3) .In the second case, the input information sequence is lagging in phase from the pulse sequence at the output of the controlled generator 6. In this case, the division factors of the first frequency divider 2 and the second frequency divider 7 change so that the difference between the product of the division factor N of the first frequency divider 2 frequency the modified division factor m of the second frequency divider 7 and the product of the division factor M of the second frequency divider 7 by the modified division factor n of the first frequency divider 2 is on minus one, for example,,,, (fig.Zy and 3).
Следующий цикл сравнени фаз в первом импульсно-фазовом дискриминаторе 3 произойдет при сдвиге по фазе сигналов на выходах перйого 2 и второго 7 делителей частоты на интервал , в N раз меньший периода сигнала на выходе управл емого генератора 6. После этого первый и второй J)-триггеры 12, 13 вернутс в начальное состо ние по сигналам с дешифраторов 10, 11 и первый 2 и второй . 7 делители частоты будут делить с заданными коэффициентами делени N и М соответственно. Возникший сдвиг фаз изменит сигнал на выходе первого импульсно-фазового дискриминатора 3 который сохранитс до тех пор,пока сигналом с выхода фильтра 4 нижних частот не изменитс потенциал на входе управл ющего элемента 5 -и, со- .ответственно, не изменитс частота управл емого генератора 6. В результате сдвиг фаз между сигналами на входах первого импульсно-фазового дискриминатора 3 придет к первоначальному состо нию, а выходной сигнал с выхода управл емого генератора 6 приблизитс по фазе к среднему значению фазы управл ющего сигнала. Реверсивный счетчик 9 усредн ет данные положени информационного сигнала, чем обеспечиваетс высока помехоустойчивость установки фазы. Опорный генератор 1The next phase comparison cycle in the first pulse-phase discriminator 3 will occur when the signals are shifted in phase at the outputs of the first 2 and second 7 frequency dividers by an interval N times smaller than the period of the signal at the output of the controlled oscillator 6. After that, the first and second J) - the triggers 12, 13 return to the initial state according to the signals from the decoders 10, 11 and the first 2 and the second. 7, the frequency dividers will be divided with the specified division factors N and M, respectively. The resulting phase shift will change the signal at the output of the first pulse-phase discriminator 3, which will remain until the signal from the output of the low-pass filter 4 changes the potential at the input of control element 5, respectively, the frequency of the controlled oscillator changes. 6. As a result, the phase shift between the signals at the inputs of the first pulse-phase discriminator 3 will come to the initial state, and the output signal from the output of the controlled generator 6 will approach in phase the average value of the phase of the control signal. The up / down counter 9 averages the positional information of the information signal, thus ensuring high immunity of the phase setting. Reference generator 1
1518515185
имеет пысокую стабильность частоты, благодар чему подстройку упр вл е- мого генератора 6 можно проводить достаточно редко.It has a very high frequency stability, due to which the adjustment of the control of the inventive generator 6 can be performed quite rarely.
5five
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843736902A SU1215185A1 (en) | 1984-05-03 | 1984-05-03 | Synchronizing device with phase-lock control |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843736902A SU1215185A1 (en) | 1984-05-03 | 1984-05-03 | Synchronizing device with phase-lock control |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1215185A1 true SU1215185A1 (en) | 1986-02-28 |
Family
ID=21117495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843736902A SU1215185A1 (en) | 1984-05-03 | 1984-05-03 | Synchronizing device with phase-lock control |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1215185A1 (en) |
-
1984
- 1984-05-03 SU SU843736902A patent/SU1215185A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР Н 684756, кл. И 04 L 7/04,-1979. Губернаторов О.И., Соколов Ю.Н. Цифровые синтезаторы частот радиотехнических систем. М.: Энерги , 1974, с.43. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4380742A (en) | Frequency/phase locked loop circuit using digitally controlled oscillator | |
EP0526227A2 (en) | Phase-locked loop | |
US4005479A (en) | Phase locked circuits | |
US4017803A (en) | Data recovery system resistant to frequency deviations | |
GB1526711A (en) | Clock regenerator circuit arrangement | |
DE69123473T2 (en) | Circuit arrangement for deriving a bit synchronization signal by means of frame synchronization | |
US5457428A (en) | Method and apparatus for the reduction of time interval error in a phase locked loop circuit | |
US3731219A (en) | Phase locked loop | |
US4298986A (en) | Receiver for phase-shift modulated carrier signals | |
US4153814A (en) | Transition coding method for synchronous binary information and encoder and decoder employing the method | |
EP0695487B1 (en) | Composite clock signal | |
SU1215185A1 (en) | Synchronizing device with phase-lock control | |
US4034302A (en) | Smooth sequence generator for fractional division purposes | |
US4352192A (en) | Timing signal synchronization device | |
US4081755A (en) | Baud rate generator utilizing single clock source | |
US4286219A (en) | High resolution frequency synthesizer | |
SU1467782A1 (en) | Device for transmitting binary signals | |
SU1713102A1 (en) | Phase-lock loop | |
SU987817A1 (en) | Digital frequency synthesizer | |
SU1267285A1 (en) | Calibrator of phase shift angle increments | |
SU1356248A1 (en) | Clock synchronization device | |
JPH02203622A (en) | Multiple frequency phase locked loop circuit | |
JP3175217B2 (en) | Digital PLL circuit | |
SU1677874A1 (en) | Clock pulse synchronizer | |
SU1635270A1 (en) | Device for discrete-and-phase locking |