SU1677874A1

SU1677874A1 - Clock pulse synchronizer

Info

Publication number: SU1677874A1
Application number: SU884454964A
Authority: SU
Inventors: Владлен Леонидович Чернышев; Владимир Ефимович Коренфельд
Original assignee: Предприятие П/Я М-5632
Priority date: 1988-07-05
Filing date: 1988-07-05
Publication date: 1991-09-15

Abstract

Изобретение относитс к электросв зи. Целью изобретени вл етс уменьшение времени вхождени в синхронизм при работе с изменением скорости входного сигнала по тактовой частоте, Устройство тактовой синхронизации содержит формирователь 1 импульсов, соответствующих фронтам посылок , фазовый дискриминатор 2, формирователь 3 сигнала ускоренного вхождени в синхронизм, делитель 4 частоты, блок добавлени и исключени импульсов 5, реверсивный счетчик 6, дополнительный делитель 7 частоты, опорный генератор. Устройство тактовой синхронизации работает в двух режимах: в режиме ускоренного устранени рассинхронизации и режиме удержани частоты . Импульсы,соответствующие значащим моментам входного сигнала, с выхода формировател 1 через фазовый дискриминатор поступают на соответствующие входы блока добавлени и исключени импульсов 5, выходной сигнал которого поступает на счетный вход делител частоты 4. Сигналы с выходов фазового дискриминатора также поступают на реверсивный счетчик 6, который вырабатывает сигналы управлени коэффициентом делени делител 7. Сигнал ускоренного вхождени в синхронизм вырабатываетс формирователем 3 и поступает на управл ющий вход делител 4. 1 з.п. ф-лы, 1 ил. (Л СThe invention relates to telecommunications. The aim of the invention is to reduce the acquisition time in operation with changing the input signal speed over a clock frequency. The clock synchronization device contains a driver of 1 pulses corresponding to the edges of the parcels, a phase discriminator 2, a driver of the accelerated synchronization signal 3, a divider 4 frequencies, an addition unit and excluding pulses 5, a reversible counter 6, an additional frequency divider 7, a reference oscillator. The clock synchronization device operates in two modes: in the accelerated de-synchronization mode and the frequency hold mode. The pulses corresponding to the significant moments of the input signal from the output of the imager 1 through the phase discriminator are fed to the corresponding inputs of the block for adding and excluding pulses 5, the output signal of which is fed to the counting input of frequency divider 4. The signals from the outputs of the phase discriminator are also fed to the reversible counter 6, which produces the control signals of the division factor of the dividers 7. The signal of the accelerated entry into synchronism is generated by the shaper 3 and is fed to the control input divides Ate 4. 1 c.p. f-ly, 1 ill. (Ls

Description

Изобретение относится к электросвязи и может быть использовано в системах передачи цифровой информации, в которых информация может передаваться от одного или нескольких источников, характеризующихся различной производительностью.The invention relates to telecommunications and can be used in digital information transmission systems in which information can be transmitted from one or more sources of different performance.

Целью изобретения является уменьшение времени вхождения в синхронизм при работе с изменением скорости входного сигнала по тактовой частоте.The aim of the invention is to reduce the time of entry into synchronism when working with a change in the speed of the input signal at the clock frequency.

На чертеже представлена структурная электрическая схема устройства тактовой синхронизации.The drawing shows a structural electrical diagram of a clock synchronization device.

Устройство тактовой синхронизации содержит формирователь 1 импульсов, соответствующих фронтам посылок, фазовый дискриминатор 2, формирователь 3 сигнала ускоренного вхождения в синхронизм, делитель 4 частоты, блок 5 добавления и исключения импульсов, реверсивный счетчик 6, дополнительный делитель 7 частоты, опорный генератор 8.The clock synchronization device comprises a driver 1 of the pulses corresponding to the edges of the packages, a phase discriminator 2, a driver 3 of the accelerated synchronization signal, a frequency divider 4, a pulse adding and eliminating unit 5, a counter counter 6, an additional frequency divider 7, and a reference oscillator 8.

Фазовый дискриминатор 2 содержит элементы И 9 и 10. Формирователь 3 сигнала ускоренного вхождения в синхронизм содержит дешифратор 1! R-S-триггер 12 и элемент И 13. Блок 5 добавления и исключения импульсов содержит элемент И 14, формирователь 15 последовательностей импульсов, элемент ЗАПРЕТ 16 и элемент ИЛИ 17.Phase discriminator 2 contains elements And 9 and 10. Shaper 3 signal accelerated entry into synchronism contains decoder 1! R-S-trigger 12 and the element And 13. Block 5 add and exclude pulses contains the element And 14, the shaper 15 of the pulse sequences, the element BAN 16 and the element OR 17.

Устройство тактовой синхронизации работает следующим образом.The clock device operates as follows.

Выделяемая из радиосигнала - переносчика информаций-информационная последовательность двоичных сигналов (входной сигнал) поступает на формирователь 1, вырабатывающий узкие импульсы в моменты смены значения двоичного сигнала (значащие моменты).The binary information sequence (input signal) extracted from the radio signal, the information carrier, is fed to driver 1, which generates narrow pulses at the moments when the binary signal value changes (significant moments).

Дополнительный делитель 7 с управляемым коэффициентом деления, определяемым состоянием старших разрядов реверсивного счетчика 6, а также счетчик 4 последовательно делят частоту колебания опорного генератора 8.An additional divider 7 with a controlled division coefficient, determined by the state of the upper digits of the reversible counter 6, and also counter 4 sequentially divide the oscillation frequency of the reference generator 8.

В начальный момент фаза колебания, выделяемого на выходе счетчика 4, не совпадает с фазой тактовой частоты входного сигнала, принимающей нулевое значение в момент формирования на выходе формирователя 1 очередного импульса. Каждый импульс с выхода формирователя 1 поступает на элементы И 9 и 10 фазового дискриминатора 2, пропускающих эти сигналы или на вход добавления импульсов, или на вход исключения импульсов блока 5 добавления и исключения импульсов, а также на вход прямого или обратного счета реверсивного счетчика 6. изменяющего при этом кодовую комбинацию состояний разрядов.At the initial moment, the phase of the oscillation allocated at the output of the counter 4 does not coincide with the phase of the clock frequency of the input signal, which takes a zero value at the time of formation of the next pulse at the output of the former 1. Each pulse from the output of the shaper 1 is fed to the elements And 9 and 10 of the phase discriminator 2, passing these signals either to the input of adding pulses, or to the input of excluding pulses of block 5 adding and eliminating pulses, as well as to the input of direct or reverse counting of the reverse counter 6. changing the code combination of the state of the bits.

На фазовый дискриминатор 2 также поступают тактовые последовательности, вырабатываемые делителем 4. В зависимости от опережения или отставания тактовых последовательностей относительно значащих моментов входного сигнала в блоке 5 добавления и исключения импульсов осуществляется соответственно исключение импульса из высокочастотной последовательности (поступающей из дополнительного делителя 7) или добавления импульса в данную высокочастотную последовательность.The phase discriminator 2 also receives the clock sequences generated by the divider 4. Depending on the lead or lag of the clock sequences relative to the significant moments of the input signal in block 5 add and exclude pulses, respectively, the pulse is excluded from the high-frequency sequence (coming from additional divider 7) or adding a pulse into a given high frequency sequence.

Устройство тактовой синхронизации работает в двух режимах.The clock synchronization device operates in two modes.

К первому режиму относится режим ускоренного устранения несоответствия значения фазы колебания, выделяемого на выходе счетчика 4, значащим моментам. К второму режиму относится режим удержания частоты. Второй режим используется для уменьшения нестабильности фазы выделяемого колебания тактовой частоты, обусловленной влиянием помех.The first mode includes the mode of accelerated elimination of the discrepancy between the values of the phase of the oscillations allocated at the output of the counter 4 to significant moments. The second mode is the frequency hold mode. The second mode is used to reduce the instability of the phase of the allocated oscillation of the clock frequency due to the influence of interference.

Управляющее воздействие, обеспечивающее изменение режима работы устройства тактовой синхронизации, вырабатывается формирователем 3.The control action, providing a change in the operating mode of the clock synchronization device, is generated by the shaper 3.

В первый момент времени сигналом установки устройства тактовой синхронизации в начальное состояние осуществляется сброс реверсивного счетчика 6 в состояние, соответствующее ожидаемой скорости передачи информации.At the first moment of time, the signal to set the clock synchronization device to its initial state resets the reverse counter 6 to a state corresponding to the expected information transfer rate.

Сигнал установки устройства тактовой синхронизации используется также для сброса формирователя 3 в начальное состояние.The installation signal of the clock synchronization device is also used to reset the driver 3 to its initial state.

Воздействие импульса на управляющий вход (вход установки в нулевое состояние) счетчика 4 приводит к сбросу последнего в нулевое состояние и ускоренному устранению несоответствия фазы колебания тактовой частоты, выделяемой на выходе старшего разряда счетчика 4, нулевому значению входного сигнала (т.е. временным моментам, соответствующим моментам смены знака). Выполняемое при втором режиме работы устройства тактовой синхронизации изменение содержимого счетчика 4 на одну единицу вызывает замедленное изменение фазы выделяемого калебания тактовой частоты в требуемом направлении,обеспечивающее уменьшение нестабильности фазы выделяемого колебания тактовой частоты, обусловленной воздействием помех.The impact of the pulse on the control input (the input to the zero state) of the counter 4 leads to the reset of the latter to the zero state and accelerated elimination of the discrepancy between the phase of the oscillation of the clock frequency allocated at the output of the high-order bit of the counter 4 to the zero value of the input signal (i.e., time moments, relevant moments of the change of sign). Performed in the second mode of operation of the device clock synchronization, the change in the contents of the counter 4 by one unit causes a slow change in the phase of the allocated oscillation of the clock frequency in the desired direction, which reduces the instability of the phase of the allocated oscillation of the clock frequency due to interference.

Условия и процесс перехода устройства тактовой синхронизации в режим ускоренного устранения фазовой расстройки и ре жим удержания частоты заключается в следующем.The conditions and the process of transitioning the clock synchronization device to the mode of accelerated elimination of phase detuning and the frequency hold mode are as follows.

По сигналу установки устройства тактовой синхронизации в начальное состояние формирователь 3 переходит в начальное со- 5 стояние, соответствующее первому режиму работы устройства тактовой синхронизации. Этим сигналом R-S-триггер 12 устанавливается в состояние Г.According to the installation signal of the clock synchronization device in the initial state, the former 3 switches to the initial state 5 corresponding to the first operation mode of the clock synchronization device. With this signal, the R-S-trigger 12 is set to state G.

При наличии на входе элемента И 13 10 разрешающего уровня импульс, поступающий на второй вход элемента 14 13, пропускается на выход формирователя 3. Воздействие этого импульса на управляющий вход счетчика 4 приводит к сбросу его 15 в нулевое состояние. При этом R-S-триггер 12 сохраняет свое состояние 1. При формировании на выходе формирователя 1 не менее двух подряд импульсов, отображающих истинное положение границ знакопе- 20 ременных посылок, на выходы дешифратора 11 поступает кодовый набор двоичных сигналов, при котором на выходе дешифратора 11 формируется импульс, переводящий R-S-триггер 12 в состояние 0. 25 При этом на первый вход элемента 14 13 с выхода R-S-триггера 12 поступает сигнал 0”, при котором не формируется сигнал сброса счетчика 4 в нулевое состояние.If there is a permissive level at the input of the element And 13 10, the pulse arriving at the second input of the element 14 13 is passed to the output of the shaper 3. The impact of this pulse on the control input of the counter 4 resets its 15 to zero. In this case, the RS-flip-flop 12 maintains its state 1. When at least two pulses are generated at the output of the shaper 1 and display the true position of the boundaries of the alternating parcels 20, a code set of binary signals is received at the outputs of the decoder 11, at which the output of the decoder 11 is formed pulse transferring the RS-flip-flop 12 to the state 0. 25 At the same time, the signal 0 ”is received at the first input of the element 14 13 from the output of the RS-flip-flop 12, at which the reset signal of counter 4 to the zero state is not generated.

Claims

The claims 30

1. A clock synchronization device comprising serially connected pulse shaper corresponding to the edges of the bursts, a phase discriminator and a reverse counter, 35 respectively connected pulse addition and exclusion units and a frequency divider, the direct and inverse outputs of the last bits of which are connected respectively to the second and third inputs - 40 ladies of a phase discriminator, as well as an additional frequency divider and a reference generator, the first input of a pulse shaper corresponding to the front m of parcels, and the direct output of the last discharge, 45 and the frequency divider, respectively, are the information input and output of the device, characterized in that, in order to reduce the time of synchronization when working with changing the input signal speed at the clock frequency, an accelerated signal shaper is introduced into synchronism, while the outputs of the reversible counter are connected to the control inputs of an additional frequency divider, the counting input of which is connected to the output of the reference generator, the first and second outputs of which respectively, are connected to the second input of the pulse former corresponding to the edges of the packages and the clock input of the block for adding and eliminating pulses, the input of adding pulses and the input for eliminating the pulses of which are connected respectively to the first and second outputs of the phase discriminator, the output of the pulse former corresponding to the edges of the packages is connected to the input of pulses corresponding to the front edges of the input signal of the shaper of the signal of accelerated entry into synchronism, the clock inputs and the output of connected respectively to the corresponding outputs of the bits and the control input of the frequency divider, and the control input of the driver of the signal for accelerated synchronization is connected to the installation input of the reverse counter, and the installation input and parallel recording inputs of the reverse counter are respectively the installation input and recording speed input signal input device frequency.

2. Device pop. 1, characterized in that the driver of the accelerated synchronization signal contains a sequentially connected decoder, RS-trigger and element 14, the second input of which is connected to the enable input of the decoder, the information inputs of the decoder, the second input of the elements And and S - RS trigger input and AND element output are respectively clock inputs, pulse input corresponding to the edges of the input signal parcels, controlling the input and output of the signal shaper for accelerated synchronization.