SU1215119A1 - Многоканальный статистический анализатор - Google Patents

Abstract

Изобретение относитс  к вычислительной и измерительной технике и может быть использовано дл  анализа случайных процессов. Целью изобретени   вл етс  повышение точности вычислени ;оценок коррел ционной функции и расширение функциональных возможностей за счет определени  оценки математического и условного математического ожиданий. В анализатор введены третий и четвертый коммутаторы, блок фиксации среднего значени  модул  и в каждый вычислительный блок - преобразователь кода, сумматор- .и регистр пам ти. Анализатор позвол ет измер ть , кроме одномерных, и двумерные законы распределени , а также математическое и условное математичес кое ожидани , кроме того, определение коррел ционных функций производитс  по методу значение - знак, что дает более высокую точность вычислени . 4 ил.

Description

Изобретение относитс  к вычислительной и измерительной технике и может быть использовано дл  анализа случайных процессов. .

Целью изобретени   вл етс  повы-f шение точности вычислени  оценок коррел  ционных функций и увеличение функциональных возможностей анализатора .

На фиг. 1 изображена структурна  схема многоканального статистического анализатора; на фиг. 2 - функциональна  схемй блока управлени  ; на фиг. 3 - временна  диаграм- . на работы формировател  импульсов; на фиг. 4 - Фзгнкциональна  схема матричного дешифратора.

Первый и второй входы 1 и 2 анализатора  вл ютс  входами соответст венно первого и второго аналого- цифровых преобразователей 3 и 4, управл ющие входы которых соединены с первым выходом 5 блока 6 управлени . Выход первого аналого-цифрового преобразовател  3 (подключен к первому входу третьего коммутатора 7 и к первому входу цифрового дискриминатора 8, выход которого соединен с информационным входом регистра 9 сдвига, соединенного по выходу с информационным -входом пер- вого коммутатора 10, згаравл ющий вход которого соединен с третьим выходом 11 блока 6 управлени . Второй вход цифрового дискриминатора 8 подключен к выходу второго коммута - тора 12, первый вход которого соединен с выходом генератора 13 псевдослучайных чисел, а второй вход подключен к выходу счетчика 14, счетный вход которого соединен G вторым выходом 15 блока 6 управлени . Выхо второго аналого-цифрового преобразовател  4 соединен с первым входом четвертого коммутатора 16, с первым входом коммутатора 17 сигнала управлени  элементов пам ти и с вторым входом третьего коммутатора 7, третий вход которого соединен с выходом первого коммутатора 10 и с вым информационным входом входного коммутатора 18 первого из К вычис - лительиых блоков 19. Выход входного коммутатора 18 соединен с информа- ционнь«м входом регистра 20 задержки и с управл н цим входом преобразовател  21 кода, а выход регистра 20 задержки «-го ,((1,:2, ..., К)

25

2151192

вычислительного блока 19 соединен с вторым информационным входом входного коммутатора 18 J-го вычисли тельного блока и с первым информа5 ционным входом входного коммутатора 18 (i +1)-го вычислительного блока 19 | V1 . Управл к цие входы входных коммутаторов 18 вычислительных блоков 19 соединены с управл ю 0 щими входами регистра 9 сдвига, накапливающего сумматора 22 и с четвертым выходом 23 блока 6 управлени , п тый выход 24 которого соединен с входами синхронизации ре15 гистров 20 задержки К вычислительных блоков 19, содержащих регистр 25 пам ти. Выход четвертого коммутатора 16 соединен с входом адреса элементов 26 пам ти вычислительных

20 блоков 19, вход записи которых подключен к шестому выходу 27 блока 6 управлени , восьмой выход 28 которого соединен с вторым входом коммутатора 17 сигнала управлени  элементов пам ти, третий вход которого соединен с вторым входом четвертого коммутатора 16 и с седьмым выходом 29 блока 6 управлени , дев тый и дес тый выходы 30 и 31 которого подключены к входам соответственно синхронизации и сброса регистров 25 пам ти К вычислительных блоков 19. Выходы регистра 25 пам ти.подключены к информационным входам элемен35 та 26 пам ти, выходы которого соединены с вторыми входами сумматора 32, первые входы которого соединены с выходами преобразовател  21 кода, а выходы подключены к информационным

40 входам регистра 25 пам ти. Выход третьего коммутатора 7 соединен с информационными входами преобразователей 21 кода К вьгаислительных блоков 19 и коммутатора 22, выход кото45 рого подключен к входу 33 блока 6 управлени . Выходы коммутатора 17 с первого по К-й соединены с входами обращени  элементов 25 пам ти вычислительных блоков 19 соответстгг

50 венно с первого по К-й.

Вход формировател  34 импульсов блока 6 управлени  (фиг. 2) соединен с выходом генератора 35 импульсов , а первый выход  вл етс  вось55 мым выходом 28 блока 6 управлени , соединен со счетньм входом счетчика 36 адреса и с входом делител  37 частоты, выход которого подключен

30

входу установки единицы триггера 38 циклов. Второй выход формировател  ЗА импульсов  вл етс  де тым выходом блока 6 управлени  и соединен с вторым входом первого 5 элемента И 39, а третий выход формировател  34 соединен с вторыми входами второго и третьего элемен- тов И 40 и 41. Первые входы элементов И 39-41 подключены к пр мо- му выходу триггера 38 циклов, инверсный выход которого соединен с входом установки нул  счетчика 36 адреса. Разр дные выходы счетчика 36 адреса  вл ютс  седьмым выходом бло- ка 6 управлени  и подключены к дам элемента И-НЕ 42 и к входам элемента ИЛИ-НЕ 43, выход которого соединен с третьим входом второго элемента И 39 и  вл етс  четвертым вы- 20 ходом 23 блока 6. Выход старшего разр да счетчика 36 адреса соединен с входом установки нул  триггера 38 циклов, с входом установки единицы триггера 44 сброса (пам ти) и со 5 счетным входом счетчика 45 вывода, старший разр д которого соединен с входами установки нул  триггера 46 вывода и триггера 44 сброса, со счетным входом счетчика 47 задерж- 0 ки и  вл етс  вторым выходом блока 6, вход 33 которого  вл етс  входом установки единицы триггера 46 вывоа , инверсный выход которого подключен к третьему входу третьего 35 элемента И 41 и к входу установки нул  счетчика 45 вывода. Выходы первого , второго и третьего элементов И 39-41  вл ютс  соответственно п тым 24, первым 5 и шестым 27 выхо 40 дами блока 6, третий выход 1I которого  вл етс  выходом счетчика 47 задержки. Дес тый выход 31 блока 6 управлени   вл етс  инверсным выходом триггера 44 сброса, а выход эле- 45 мента И-НЕ 42 подключен к третьему входу первого элемента И 39.

Работа блока 6 управлени  (фиг.2) заключаетс  в формировании импульсов , задающих режим работа всего 50 анализатора. Генератор 35 импульсов генерирует пр моугольные импульсы, из которых формирователь 34 выраба- - тывает импульс обращени  () и два сдвинутых во времени импульса 55 TI иТ2 (фиг, 3).Импульсы обращени  подаютс  на восьмой выход 28 блока 6 на входы обращени  элементов 26

пам ти через коммутатор 17), на счетный вход счетчика 36 адреса и через делитель 37 частоты на вход установки единицы триггера 38 циклов . Делитель 37 частоты св зан с переключателем (не показан) и задает длительность дискретного шага задержки Д1 .

В каждом цикле работы анализатор триггер 38 циклов устанавливаетс  в единичное состо ние импульсов с выхода делител  37 частоты. Каждый цикл содержит нп тактов ( ип - число разр дов регистра 20 сдвига). В первом такте каждо го цикла работы ( нулевое состо ние счетчика 36 адреса ) с выхода элемента ИЛИ-НЕ 43 подаетс  разрешающий потенциал на третий вход элемента И 40 и на четвертый выход 23 блока 6 ( импульс сдвига регистра 9, импульс записи сумматора 22 и импульс управлени  входных коммутаторов 18 вычислитель ных блоков 19). Импульс Т1 с второг выхода формировател  34 подаетс  на дев тый выход 30 блока 6 (импуль записи регистров 25 пам ти вычислительных блоков 19) и через элемент И 39 на п тый выход 24 ( импульс сдвга регистров 20 задержки вычислительных блоков 19J. Прохождение импульсов Т1 на выход 24 блока 6 запрещаетс  триггером 38 цикла и

сигналом с выхода элемента И-НЕ 42, соответствующим hi - му такту работы устройства (единичное состо ние счетчика 36 адреса, т.е. на регистр 20 сдвига подаетс ((тч-1) импульсов сдвига в каждом цикле.

На выход 5 блока 6 в первом такте (разрешакиций потенциал с выхода элемента ИЛИ-НЕ 43 в каждом цикле работы подаетс  импульс Т2 (импуль - сы запуска аналого-цифровых преобразователей 3 и 4) .

В каждом т.акте цикла иа выхода 27 и 29 блока 6 выдаютс  соответственно импульс Т2 (импульс записи информации в элементы 26 пам ти/ . через :элемент И 41 н адрес j-и (,l,..,hn -l)  чейки пам ти (элементов пам ти 26) с выходов счетчика 36 адреса, сигнал с выхода старшего разр да которого сбрасывает триггер 38 цикпов в нулевое состо ние , который, в свою очередь, устанавливает в нулевое состо ние счетчик 36 адреса и запрещает прохождение импульсов Т1 и Т2 на выходы А 5, 24 и 27 блока 6 управлени .

В начале процесса вычислений блок 6 управлени  устанавливает в нулевое состо ние содержимое элементов пам ти. При этом триггер 4А сброса устанавливаетс  в нулевое состо ние и с его нулевого выхода снимаетс  потенциал сброса, кото- рый с выхода 31 блока 6 управлени  подаетс  на вход установки нул  регистров 25 пам ти вычислительных блоков 19, с выходов которых в элементы 26 пам ти в первом цикле будет .поступать нулева  информаци . Триггер 44 сброса перебрасываетс  в единичное состо ние импульсом с выхода старшего разр да счетчика 36 адреса, т.е. через t-n тактов.

По окончании вычислений на вход 33 блока 6 управлени  поступает импульс вывода (переполнение суммам тора 22) , который перебрасывает в единичное состо ние триггер 46 вьшода. Потенциал с нулевою выхода триггера 46 запрещает вьщачу на выход 27 блока 6 импульсов записи элементов 26 пам ти через элемент И 41 и открывает вход установки ну- л  счетчика 45 вьтода, на счетный вход которого подаютс  импульсы с выхода старшего разр да счетчика 36 адреса. Вычислительные оценки функций из элементов 26 пам ти вычисли- тельных блоков 19 последовательно вывод тс  на выход анализатора. По окончании вьгеода триггер 46 вьюо- да перебрасьгааетс  в нулевое состо ние импульсом с выхода старшего ра р да счетчика 45. Этот же импульс используетс  в качестве импульса счета дл  счетчика 47 задержки, при измерении двзгмерных законовтфаспре- делений. При этом задержка второго сигнала измен етс  автоматически по коду счетчика 45, который выдаетс  на выход 11 блока 6 управлени .

1

Анализатор работает в нескольк гх режимах измерени  функций исследуемых процессов.

,ч

Вычисление оценок коррел ционных функций в реальном масштабе времени производитс  по методу значение - знак с применением вспомогательног сигнала по следующему алгоритму:

- .b N

j-1

J

де

();

..i .

,

fj Si лZetoЧЬE-).

l-Y(to4Jat)-UCtptJut)to - момент начала измерени  функций;

- номер ординаты коррел ционной функции;

j - число выборок центрированных реализаций X(t) и

vet) ;

интервал следовани  выборок; общее число выборок в реализации;

число подключенных разр дов регистра сдвига 9.

At N

е Число выборок N задаетс  таким образом, что выполн етс  условие , где -. целое число. Это условие регшизуетс  с помощью накапливающего сумматора 22, который фикси . N

рует среднее значение модул У .t

. J-1 поэтому р УСJAt) 0-10 Y, а прибор  вл етс  пр мопоказывающим.

В режиме измерени  взаимной коррел ционной функции Pxy(j л i) на входы 1 и 2 анализатора подаютс  исследуемые сигналы X(t) и v(t) , которые преобразуютс  в двоичный код аналого- цифровыми преобразовател ми 3 и 4. Период следовани  выборок ut. задаетс  импульсами запуска аналого-цифровы преобразователей, которые подаютс  с первого выхода 5 блока 6 управлени  (импульсы 12 с выхода элемента И 39)

Цифровой дискриминатор 8 сравнивает код сигнала V(t) с кодом вспомогательного сигнала U(t) , поступаю- щего от генератора 13 псевдослучай ных чисел через коммутатор 12 на второй вход дискриминатора 8, который выдает логическую единицу, если код входного сигнала V(t)болбше кода вспомогательного сигнала, и логический ноль в противном случае.

Сигнал fj с выхода цифрового дискриминатора 8 поступает в регист 9 сдвига, где задерживаетс  на врем  Т ut . Величина задержки задаетс  с помощью коммутатора 10, который управл етс  кодом счетчика 45 блока 6 управлени . Значение fj SijviZ to-(J+E)AtJ с вы- хода коммутатора 10 подаетс  на пер вый информационный вход коммутатора 18 первого вычислительного блока 19,

Значение кода сигнала X(t) с выхода аналого-цифрового преобразова- тел  4 через коммутатор 7 подаетс  в сумматор 22 и в преобразователи 2 кода всех вычислительных блоков 19. При измерении автокоррел ционной функции py(JAi:), коммутатор 7 вьщае на. входы сумматора 22 и преобразователи 21 кода код исследуемого процесса yCt) с выхода аналого-цифрвого преобразовател  3.

Вычисление оценок коррел ционных функций осуществл етс  за N циклов, длительность которых определ етс  величиной интервала следовани  импульсов запуска аналого-цифровых преобразователей 3 и 4 At , Каходьй цикл вычислений содержит hn тактов. В каждом такте на управл ющий вход регистров 20 сдвига задержки знака f j подаетс  импульс сдвига с п того выхода 24 блока 6 управлени . По этому импульсу происходит сдвиг информации в регистрах 20 задерж1 и. Одновременно на управл ющий вход регистра 25 пам ти поступает импуль записи с дев того выхода 30 блока 6 управлени , по которому в регистр 2 записываетс  значение суммы с выхода сумматора 32. В первом такте работы вычислительных блоков 19 в каждом цикле вычислений на управ- л ющий вход коммутаторов 18 подаетс  импульс управлени  коммутаций с четвертого выхода 23 блока 6 управлени  и в первый разр д регистра 20 задержки первого вычислительного блока 19 с выхода коммутатора 10 , запишетс  очередное значение сигнала fj s: ih Z :to+(j E)ut

а в первый разр д регистра 20 задержки (t +1)-го вычислительного блока 19, + 1 запишетс  значение +(,)ut с выхода стар

5

5

5 0 5

0

5

шего разр да регистра 20 задержки 1-го вычислительного блока 9| . На управл ющие входы элементов 26 пам ти в каждом такте цикла подаютс  импульсы обращени  с восьмого выхода 28 блока 6 управлени  через коммутатор 17 и адрес нулевой  чейки пам ти с седьмого выхода 29 блока 6 управлени  через коммутатор 16. Информаци  из нулевой  чейки элемента 26 пам ти подаетс  на вторые входы сумматора 32, на первые входы которого в каждом тдкте подаетс  текущее значение произведени  Pjfjh; с вьпсодов преобразовател  21 кода. На управл ющий вход преоб- разовс гел  21 кода в первом ,такте, поступает значение знака ij с вы- . хода коммутатора 18 В зависимости от про зведеии  знаков fj число hj-Pjfj J в пр.чмом или обратном коде поступает с выходов преобраэо- вател  21 кода в сум {атор 32, на-выходе которого полз чаем значение с:,тшы hj при нулевом значении заде1)жки (,V 0). Эта сумма произведени  запишетс  в регистр 25 пам ти и с приходом импульса записи элемента 26 пам ти с шестого выхода 27 блока б управлени  она запишетс  в нулев по  чейку элемента 26 пам ти,

В j -м (J 0, 1 , 2, ...,hn-l| такте работы в первый разр д регистра 20 задержки и в преобразователь 21 кода через коммутатор 18 заноситс  значение информации с выхода старшего -п -го разр да регистра 20 задержки , а на вторые входы сумматора 32 подаетс  значение частичного результата ( -и ординаты коррел ционной функции из j -и  чейки элемента 26 пам ти. Получен- ное новое текущее значение частичного результата (i -I)и +j -и ординаты коррел ционной функции по импульсу записи заноситс  с выхода регистра 25 в j -ю  чейку элемента 26 пам ти. В элементах 26 пам ти вычислительных блоков 19 в виде точек, равноотстающих вдоль аргумента с шагом Д t , накапливаютс  значени  оценки коррел ционной функции Pxv(Jut) .

Процесс вычислени  оценки коррел ционной функции заканчиваетс  при переполнении накапливающего сумматора 22.

Дл  исключени  ошибки вычислени  в течение (К -1) циклов блок 6 управлени  работает в режиме вывода. При этом в регистры 20 задержки вычислительных блоков 19 запишутс  .Си-Vn) значений знаков . . В К -ом цикле производитс  установка нул  элемента 26 пам ти и запись в регистры 25 дополнительно ип значений знаков SiahT.

Вычисление оценок интегрального закона распределени  F(x) случайного процесса x(-t) осуществл етс  параллельно за К циклов. Каждый цикл состоит из vr тактов аналогичн вычислению коррел ционной функции.

С выхода коммутатора 7 снимаетс  единичный потенциал, который подаетс  через преобразователи 21 кода на первый вход сумматора 32 и в сумматор 22. С выхода аналого- цифрового преобразовател  4 р -разр дный код (р- число разр дов преобразовател ) процесса Л (t)подаетс  в коммутатор 17, в который в каждом такте подаетс  также импульс обращени  и адрес с выходов 28 и 29 блока 6 управлени . Коммута тор 17 работает в соответствии с соотношением

ПОРИ XCt)iXj -&X/l,

IpCtj)-- j(1

lOnPM XCt) x/lПри этом импульс обращени  подаетс  только в ту вычислительную  чейку блока 19, в которой наход тс  значени  lF(t,j)c адресом Адрес в элементы 26 пам ти вычисли™ тельных блоков 19 подаетс  с выхода 29 блока 6 управлени  через коммутатор 16. В элементах 26 пам ти после N циклов усреднени  получаетс  оценка h точек интегрального закона распределени  F Сх )

Вычисление оценок дифференциального закона распределени W(x)случайного процесса XCt) отличаетс  от предыдущего режима работой коммутатора 17, который в данном случае работает в соответствии с соотношением

fl.npva Xj-uX/2 Xi dX|i, U 0,nPMXCt)Xj-UX|2 лм XCi-)Xj- -uX/z .

o

5

В коммутатор 17 сигнала управлени  элементов пам ти подаютс  значени  старших разр дов кода X(.t) 5 от аналого-цифрового преобразовател  4, а значени  младших разр дов

кода x(t) через коммутатор 16 подаютс  на адресные входы элементов 26 пам ти вычислительных блоков 19. Коммутатор 17 выдает импульс обращени  только в тот вычислительный .блок, в котором наход тс   чейки пам ти с адресом (.1-vn) X( t) в соответствии с отношением (2). Младшие разр ды кода x(t) поступающие на адресные входы эл ементов 26 пам ти с выхода коммутатора 16,дают адрес i-и  чейки, из которых считьшаетс  частичный результат (i -l i-n+J й точки кривой дифференциального закона . В элементах 25 пам ти К вычислительных блоков 19 после N циклов усреднени  получаем оценку и точек дифференциального закона распределени  W(,X)

Вычисление оценок интегрального двумерного закона распределени  р ( X; y;t-) -случайных процессов . X{,t.) и у()получаетс  в виде оценок 0 2Р и точек сечени  по X при

У:,, 1--const, t;t Л, е const,

5

где t О, 1, 2, ..,(2-1)- состо ние счетчика 14; , 1, 2, ...,Ь - номер

разр да регистра 9 сдвига .

Период следовани  импулсов на выходе 11 блока 6 управлени 

ut Nut-v6 ,

где & - врем  вывода всех точек

оценки из элементов 26 пам ти и установка их в исходное состо ние, Период изменени  кода на выходе 15

блока 6 управлени 

Д1,з-л1,,.н.

Вычисление оценок У;Т/ осу- ществл етс  в (0 +1J этапов, в каждом из которых находитс  оценка F (X; y;tj при всех значени х X и У, но при одном конкретном значении

г

e-At

, измен ющемс  ступенчато

с шагом AL . Переход от одного этапа к другому, т.е. изменение аргумента t , осуществл етс  автоматичес ки, с помощью коммутатора 10, кодом с выхода 15 блока 6 управлени . Регистр 9сдвига и коммутатор 10 позвол ют измен ть t в пределах от О до L а I с шагом u t .

Каждый этап состоит из h подэта- пов, в каждом из которых находитс 

оценка F( X; У; Ь)н точек, отсто щих равномерно вдоль оси X через ЛХ при V V, , tYi const (где У( - значение кода входного сигнала ) при и-м состо нии счетчика 14). Переход от одного подэтапа к другому, т.е. изменение уровн  анализа vCt), осуществл етс  импульсами с выхода 11 блока 6 управлени .

Каждый подэтап состоит из N циклов, совпадающих по длительности с циклами вычислени  коррел ционных Фзшкций. В каждом цикле в коммутатор 17-преобразовател  4 подаетс  код сигнала y(t) Цифровой дискриминатор 8 работает в таком же режиме, что и коммутатор 17. Уровень сраба- тьгоани  дискриминатора 8 задаетс  счетчиком 14. Коммутатор 17 и дис- криманатор 8 работают в соответствии с соотношением (l).

За N циклов вычисл етс  оценка F ( X; yjt) интегрального двумерного закона распределени  случайных сигналов X(t) и У(1) в виде н точек равноотсто щих по аргументу X с шагом ЛХ нри У, УН, L()-UL.

Все же сечени  оценки F( X; У,1) получаютс  последовательно за врем 

Т л1,з-ь (м-л1 + 0)ь.и.

Вычисление оценок дифференциального двумерного закона распределени  W { X; y;t) случайных процессов X.(t) и y(t) отличаетс  от предьщзоцего тем, что коммутатор 17 и дискримина тор 8 работают в соответствии с соотношением (2).

Вьгчгисление математического ожида- N

НИН Mcx((tj)

производитс  за N циклов, аналогично измерению дифференциального зако- на распределени  в нулевой  чейке элемента 26 пам ти первого вычислительного блока 19, . При этом коммутатор выдает нулевой адрес и сумматор 32 суммирует значение кода процесса X(t) в течение ГЧ циклов :.Условное математическое ожидание получаетс  за N циклов в соответствии с соотношением

0

°

0

5

1

N

где

MCva),ctjb

.Ctj) V (t j)npn xCtjj X,

0, rtPH xCti)X,

X- уровень, относительного которого определ етс  условное математическое ожидание. Уровень X задаетс  кодом аналого- цифрового преобразовател  4 и через коммутаторы 17 и 16 подаетс  в качестве импульса обращени  вычислительного блока и адреса  чейки пам ти в элементы 26 пам ти вычислительных блоков 19. Код V(t) подаетс  с выхода аналого-цифрового преобразовател  3 через коммутатор 7 и преобразователи 21 кода в сумматор 32, где суммируетс  с частичным результатом , подаваемым (а затем и заносимым ) с вькода  чейки пам ти с ап- ресом C(i-lUn4-J ::-X(tj)

В элементах 26 пам ти за N циклов накопитс  оценка точек условного математического ожидани  при изменении уровн  X от О до 2 h .

Claims (1)

1. Формула изобретени 

   Многоканальный статистический анализатор, содержащий блок лени , первый и второй аналого-цифровые преобразователи, информационные входы которых  вл ютс  соответственно первым и вторым информационнь - ми входами анализатора, входы запуска первого и второго аналого-цифровых преобразователей объединены и подключены к первому выходу блока управлени , первый и второй коммутаторы , счетчик, счетный вход которого соединен с вторым выходом блока управлени , третий выход которого соединен с управл ющим входом первого коммутатора, информйциойным входом соединенного с выходом регистра сдвига, информационный вход которого соединен с выходом цифрового дискриминатора, первый и второй входы которого соединены соответст -- венно с выходом первого аналого-цифрового преобразовател  и с выходом второго коммутатора, информационный и управл ющий входы которого подключены к выходам соответственно генератора псевдослучайных; чисел и счетчика , выход второго аналого-цифрового преобразовател  подключен к информационному входу коммутатора сигнала управлени  элементов пам ти К вычислительных блоков, каждый из которых состоит из входного коммутатора , регистра задержки и элемента пам ти , входы записи элементов пам ти К вычислительных блоков объединены и подключены к шестому выходу блока управлени , четвертый выход которого соединен с тактовым входом регистра сдвига и с управл ющими входами входных коммутаторов К вычислительных блоков, йыход входного коммутатора I -го вычислительного блока соединен с информационным входом регистра задержки своего блока, выход старшего разр да регистра задержки I -го вычислительного блока соединен с первым информационным входом входного коммутатора i -го вычислительного блока, где ,2 . К, и с вторьм информационным входом входного кс  мутатора -го вычислительного блока, а тактовые входы регистров задержки К вычислительных блоков объединены и подключены к п тому выходу блока управлени , отличающийс  тем, что, с целью повышени  точности и расширени  функциональных возможностей анализатора за счет определени  оценки математического ожидани , в него введены третий и четвертый коммутаторы , накапливаи щй сумматор и в каждый вычислительный блок - преобразователь кода, сумматор и регистр пам ти, причем первый информацион- ньй вход третьего коммутатора сое- дине1т с выходом первого аналого- цифрового преобразовател , а второй информационный вход третьего комму- Тагора объединен с информационньм входом четвертого коммутатора и с выходом второго аналого-цифрового преобразовател ; управл и ций вход четвертого коммутатора объединен с первым управл ющим входом коммутатора сигнала управлени  пам ти и подключен к седьмому выходу блока управлени , восьмой выход которого подключен к второму управл ющему входу коммутатора сигнала управлени  элементов пам ти, группа выходов которого подключена к разрешающим входам элементов пам ти К вычислительных блоков соответственно, адресные входы элементов пам ти К вычислительных блоков объединены и подключены к выходу четвертого коммутатора , выход первого коммутатора

   соединен с первым информационным входом входного, коммутатора первого вычислительного блока и с третьим информационным входом третьего коммутатора , выход которого соединен с

   информационными входами преобразователей кода всех вычислительных блоков и с информационным входом накапливающего сумматора, знаковый вход преобразовател  кода в каждом вычислительном блоке соединен с выходом входного коммутатора своего вычислительного блока, а выходы преобразовател  кода подключены к первым входам сумматора своего вычислительного блока, информационные входы элемента пам ти соединены в каждом ( -м вычислительном блоке с выходами регистра пам ти, информационные входы которого подключены к

   выходам сумматора -го вычислительного блока,- а тактовые входы и входы установки нул  регистров пам ти каждого -го вычислительного блока соединены соответственно с дев тым и дес тым выходами блока управлени , вход которого подключен к выходу старшего разр да накапливающего сумматора, управл ющий вход кото- рого соединен с четвертым входом

   блока управлени , при этом блок управлени  содержит генератор импульсов , счетчик адреса, делитель частоты , счетчик вьшода, три элемента И, триггер вьшода, элемент И-НЕ, триггер сброса, счетчик задержки, элемент ИЛИ-НЕ, триггер циклов и формирователь импульсов, вход которого подключен к выходу генератора импульсов , а первьй выход соединен со

   счетным входом счетчика адреса, с входом делител  частоты и  вл етс  восьмым выходом блока управлени , выход делител  частоты подключен к входу установки единицы триггера

   циклов, пр мой выход которого, подключен к первьм входам первого, Btor рого и третьего элементов И, второй выход формировател  импульсов соединен с вторым входом первого элемента И и  вл етс  дев тым выходом блока управлени , третий выход формировател  импульсов подключен к вторым входам второго и третьего элементов И, выходы первого, второго и третьего элементов И  вл ютс  соответственно п тым, первым и шестым выходами блока управлени , инверсный выход триггера циклов соединен с входом сброса счетчика адреса, разр дные выходы которого  вл ютс  седьмым выходом блока управлени  и подключены соответственно к входам элемента И-НЕ и элемента ИЛИ-НЕ, выход которого соединен с третьим входом второго элемента И и  вл етс  четвертым выходом блока управлени , выход старшего разр да счетчика адреса соединен с входом установки нул  триггера циклов , с входом установки единицы триггера сброса пам ти и со счетным входом счетчика вьгоода, вход сброса

   которого объединен с третьим входом третьего элемента И и соединен с инверсным выходом триггера вывода, вход установки единицы которого  вл етс  входом блока управлени , а

   вход установки нул  объединен с

   входом установки нул  триггера сброса пам ти, счетным входом счетчика задержки, подключен к выходу старшего разр да счетчика вывода и  вл етс  вторым выходом блока лени , выход счетчика задержки и инверсньй выход триггера сброса пам ти  вл ютс  соответственно третьим и дес тым выходами

   управлени ,а выход элемента И-НЕ соединен с третьим входом первого элемента И.

   9JU87

   .3

   JHHHDH -Заказ 908/57

   в илиал ШШ Патент, г. Ужгород, ул. Проектна , 4

   Тираж 673

   Подписное