SU1200334A1 - Блок считывания информации для доменного запоминающего устройства - Google Patents
Блок считывания информации для доменного запоминающего устройства Download PDFInfo
- Publication number
- SU1200334A1 SU1200334A1 SU843763141A SU3763141A SU1200334A1 SU 1200334 A1 SU1200334 A1 SU 1200334A1 SU 843763141 A SU843763141 A SU 843763141A SU 3763141 A SU3763141 A SU 3763141A SU 1200334 A1 SU1200334 A1 SU 1200334A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- playback
- amplifier
- adder
- Prior art date
Links
Landscapes
- Amplifiers (AREA)
Description
Изобретение относится к запоминающим устройствам.
Цель изобретения — повышение надежности блока считывания информации.
На фиг. 1 представлена схема блока считывания информации; на фиг. 2- — временные диаграммы работы блока.
Блок считывания информации для доменного запоминающего устройства содержит первый предварительный усилитель 1 воспроизведения, соединенный с информационной шиной 2, информационная шина 2 подключена к входам второго предварительного усилителя 3 воспроизведения, выход первого предварительного усилителя 1 воспроизведения подсоединен к входу первого инвертора 4 и к первому входу второго сумматора 5, выход второго предварительного усилителя 3 воспроизведения подключен к входу второго инвертора 6 и к одному из входов первого сумматора 7, второй вход второго сумматора 5 подсоединен к выходу второго инвертора 6. Второй вход первого сумматора 7 соединен с выходом инвертора 4, выходы сумматора 5 и сумматора 7 подсоединены соответственно к первому входу второго усилителя 8 воспроизведения и к первому входу первого усилителя 9 воспроизведения, вторые входы которых подключены к выходу формирователя 10 сигналов строба, вход формирователя сигналов строба подключен к шине 11 управления, к которой также подключены входы триггера 12, первый выход триггера 12 подключен к одному из входов второго ключа 13, второй вход которого подключен к выходу усилителя 8 воспроизведения, второй выход триггера 12 соединен с одним из входов первого ключа 14, второй вход которого соединен с выходом усилителя 9 воспроизведения, выход ключа 13 подсоединен к первому входу элемента ИЛИ 15, второй вход которого подключен к выходу ключа 14, выход элемента ИЛИ 15 подсоединен к шине 11 управления.
Блок считывания информации работает следующим образом.
При считывании информационные сигналы поступают из доменной микросборки на входы предварительных усилителей 1 и 3 воспроизведения по двум каналам. Причем из-за конструктивных особенностей информационные сигналы в каналах разнесены по времени на один такт (один из них, к примеру, поступает на вход предварительного
усилителя воспроизведения в нечетный такт, а другой — в четный). Таким образом, если, к примеру, информационный сигнал чтения вместе с помехой приходит на предварительный усилитель 1 воспроизведения, то в это время на предварительный усилитель 3 воспроизведения поступает только помеха, а в другой такт — наоборот. Далее усиленный информационный сигнал поступает на вход .инвертора 4 и на первый вход сумматора 5, на второй вход которого в это же время с предварительного усилителя 3 подается проинвертированная помеха с помощью инвертора 6. На выходе сумматора 5 будет образован информационный сигнал, лишенный помехи, который далее поступает на один из входов усилителя 8 воспроизведения (образование информационного сигнала показано на фиг. 2). На другой вход усилителей 8 и 9 воспроизведения по сигналу из шины 11 управления приходит стробирующий импульс с формирователя 10 сигналов строба. При этом по сигналу, пришедшему из шины 11 управления на один из входов триггера 12, последний устанавливается в такое положение, что ключ 13 становится открытым и сигнал считывания с усилителя 8 поступает на один из входов элемента ИЛИ 15 и далее на вход шины 11 управления. В следующий такт будет открыт второй ключ за счет подачи соответствующего сигнала с шины 11 управления на другой вход триггера 12. В этом такте информационный сигнал вместе с помехой поступает на предварительный усилитель 3 воспроизведения и далее аналогичным образом проходит через сумматор 7, где, освободившись от помехи за счет вычитания на нем помехи, поданной с инвертора 4, поступает на усилитель 9 воспроизведения. Затем усиленный сигнал через ключ 14 и элемент ИЛИ 15 подается в шину 11 управления. Введение в блок двух ключей необходимо вследствие того, что, к примеру, при считывании информационной «1» вместе с помехой она за вычетом помехи будет усиливаться на первом усилителе 8 воспроизведения, а на усилителе 9 в это же время произойдет усиление проинвертированной «1» вместе с помехой за вычетом помехи второго канала. Этот усиленный противоположный по фазе сигнал поступил бы на вход элемента ИЛИ и уменьшил бы его помехозащищенность.
1200334
11,И)НЫИ ί На выыЗе преЗваритемного усимтеля считывания) | •АТиХ-л | ( | |
(На 2- л> ВкоЗе суннатора) | ( | ||
(На ВгсЗе / усилителя считывания) | ТА. | Ч /Л. г\ Λ^..ΧΧΖ | { |
Т„- | 7α | Тп>1 | |
1 | При считывании ”7” | При считывании "в” |
Фиг. 2
Р
Claims (1)
- БЛОК СЧИТЫВАНИЯ ИНФОРМАЦИИ ДЛЯ ДОМЕННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий первый и второй предварительные усилители воспроизведения, первый усилитель воспроизведения, формирователь сигналов строба, первый инвертор, первый и второй сумматоры, причем входы предварительных усилителей воспроизведения подключены к информационной шине, выход первого предварительного усилителя воспроизведения подключен к входу первого инвертора, выход которого соединен с одним входом первого сумматора, выход которого подключен к первому входу первого усилителя воспроизведения, второй вход которого соединен с выходом формирователя сигнала строба, вход которого подключен к шине управления, отличающийся тем, что, с целью повышения надежности, он содержит второй инвертор, второй усилитель воспроизведения, первый и второй ключи, триггер, элемент ИЛИ, причем выход первого предварительного усилителя воспроизведения подключен к одному входу второго сумматора, другой вход которого соединен с выходом второго инвертора, вход которого подключен к другому входу первого сумматора и выходу второго предварительного усилителя воспроизведения, выход, второго сумматора соединен с первым входом второго усилителя воспроизведения, второй вход которого подключен к выходу формирователя сигналов β строба, выход первого усилителя воспроиз- © ведения соединен с первым входом первого ключа,, второй вход которого подключен к одному выходу триггера, выход второго усилителя воспроизведения подключен к первому входу второго ключа, второй вход которого соединен с другим выходом триггера, входы которого подключены к шине управления, выходы ключей соединены с входами элемента ИЛИ, выход которого подключен к шине управления.5и 120033>1200334
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843763141A SU1200334A1 (ru) | 1984-06-29 | 1984-06-29 | Блок считывания информации для доменного запоминающего устройства |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843763141A SU1200334A1 (ru) | 1984-06-29 | 1984-06-29 | Блок считывания информации для доменного запоминающего устройства |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1200334A1 true SU1200334A1 (ru) | 1985-12-23 |
Family
ID=21127673
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843763141A SU1200334A1 (ru) | 1984-06-29 | 1984-06-29 | Блок считывания информации для доменного запоминающего устройства |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1200334A1 (ru) |
-
1984
- 1984-06-29 SU SU843763141A patent/SU1200334A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940010083A (ko) | 동기식 반도체메모리장치의 데이타출력버퍼 | |
JPH06150648A (ja) | カラム選択回路 | |
SU1200334A1 (ru) | Блок считывания информации для доменного запоминающего устройства | |
KR910003605B1 (ko) | Sram 센스앰프의 등화회로 | |
JPS5593162A (en) | Central control device for recorder | |
KR890007591A (ko) | 상관 검출 방식 | |
US4291394A (en) | Semiconductor memory device having flip-flop circuits | |
SU1105939A1 (ru) | Блок считывани информации дл доменного запоминающего устройства | |
GB1095439A (ru) | ||
SU809364A1 (ru) | Запоминающее устройство | |
SU1160469A1 (ru) | Блок для считывания информа-. ции из запоминающего устройства | |
KR850007713A (ko) | 반도체 기억장치 | |
JP2555372B2 (ja) | 半導体集積回路 | |
SU410465A1 (ru) | ||
SU864334A1 (ru) | Устройство дл считывани информации из накопител | |
SU959155A1 (ru) | Блок считывани дл запоминающего устройства | |
SU1610505A1 (ru) | Устройство дл воспроизведени фазомодулированных сигналов | |
SU1049969A1 (ru) | Запоминающее устройство | |
SU394792A1 (ru) | УСТРОЙСТВО дл ОБНАРУЖЕНИЯ КОНЦА | |
SU911568A1 (ru) | Устройство дл считывани информации с перфоленты | |
SU902070A1 (ru) | Блок воспроизведени дл запоминающего устройства | |
SU1062787A1 (ru) | Запоминающее устройство | |
SU394848A1 (ru) | УСТРОЙСТВО дл ИЗВЛЕЧЕНИЯ ПОЛЕЗНОЙ ИНФОРМАЦИИ ИЗ СЧИТАННОГО СИГНАЛА | |
SU982093A1 (ru) | Запоминающее устройство | |
SU392551A1 (ru) | Оперативное запоминающее устройство |