SU902070A1 - Блок воспроизведени дл запоминающего устройства - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в магнитных запоминающих устройствах (ЗУ).

Известен блок воспроизведени  дл  ЗУ, содержащий буферный каскад, мостовую схему , короткозамкнутую линию задержки и дифференциальный усилитель 1.

Однако указанный блок не позвол ет осуществить воспроизведение сигналов чтени  в ЗУ с высокой степенью надежности, так как в нем введено только стробирование сигналов чтени  при их воспроизведении, которое не учитывает уровень помех в разр дносчитывающих лини х.

Наиболее близок к предлагаемому блок, содержащий в каждом разр де нелинейные элементы, включенные между разр дно-считывающими лини ми и соответствующими входами усилителей воспроизведени , дискриминатор и формирователь стробирующих импульсов 2.

В данном блоке отсутствуют элементы и схемы, позвол ющие учитывать при воспроизведении сигнала чтени  уровень помех, который может мен тьс  из-за различных

причин от одного цикла считывани  к другому .

Цель изобретени  - повышение надежности ЗУ.

Поставленна  цель достигаетс  тем, что

5 в блок воспроизведени  дл  запонимающего устройства, содержащий первый предварительный усилитель воспроизведени , вход которого подключен к одному из входов блока , второй предварительный усилитель воспроизведени , вход которого подсоединен к другому входу блока, дискриминатор и формирователь стробирующих импульсов, выходы которых соединены с соответствующими входами усилител  воспроизведени , введены два инвертора, два сумматора и дели 5 тель напр жени , вход которого подключен к выходу второго предварительного усилител  воспроизведени , входу формировател  стробирующих импульсов и входу первого сумматора, второй вход которого подключен

20 к выходу первого инвертора, а выход - ко входу второго инвертора, выход которого подключен к перво,му входу второго сумматора , второй вход которого соединен со входом первого инвертора и выходом первого

предварительного усилител  воспроизведени , причем выход второго сумматора подключен к усилителю воспроизведени , а выход делител  напр жени  - ко входу дискриминатора .

На чертеже представлена схема блока воспроизведени  дл  запоминающего устройства .

Блок воспроизведени  дл  ЗУ содержит первый предварительный усилитель 1 воспроизведени , вход которого соединен с одним из входов 2 блока. Второй предварительный усилитель 3 воспроизведени  -подключен к другому входу 4 блока. Выход предварительного усилител  3 воспроизведени  соединен со входом делител  5 напр жени  и первым входом первого сумматора 6, второй вход которого соединен с выходом первого инвертора 1. Вход первого инвертора 7 подключен к выходу первого предварительного усилител  1 воспроизведени  и входу второго сумматора 8, второй вход которого подключен к выходу инвертора 9, вход которого соединен с выходом сумматора 6. Выход второго сумматора 8 соединен с входом усилител  10 воспроизведени , второй и третий входы которого соединены с выходом формировател  11 стробирующих импульсов и выходом дискриминатора 12, вход которого подключен к выходу делител  5 напр жени , а вход формировател  11 стробирующих импульсов подключен к первому входу сумматора 6.

При считывании сигнал чтени  вместе с помехой поступает по входу 2 на предварительный усилитель 1 воспроизведени , с выхода которого усиленный сигнал чтени  подаетс  на вход инвертора 7 и первый вход второго сумматора 8. Одновременно на второй вход 4 блока поступает эталонный сигнал «1, который передаетс  на второй предварительный усилитель 3 воспроизведени . Этот сигнал после усилени  подаетс  на формирователь 11 стробирующих импульсов, на делитель 5 напр жени  и на вход первого сумматора 6, на второй вход которого приходит усиленный сигнал чтени  обратной пол рности . После сложени  этих сигналов на выходе сумматора 6 импульс напр жени  соответствует «О с учетом наличи  помех на первом входе 2 блока. Этот импульс напр жени  и подаетс  на вход второго инвертора 9, а затем на второй вход второго сумматора 8, на первый вход которого поступает усиленный сигнал чтени . Таким образом, на выходе сумматора 8 образован сигнал, соответствующий амплитуде напр жени  информационного сигнала, который поступает на вхрд усилител  10 воспроизведени , на второй вход которого подаетс  импульс строба с формировател  11 стробирующих импульсов . На третий вход усилител  10 воспроизведени  подаетс  уровень дискриминации с выхода дискриминатора 12, который формируетс  по величине эталонного сигнала с помощью делител  5 напр жени . При считывании информационного «О на второй вход сумматора 8 поступает усилен: ный эталонный сигнал обратной пол рности сложенной с помехой, котора  также поступает на вход сумматора 8. Поэтому на выходе сумматора 8 образуетс  сигнал, пропорциональный эталонному сигналу по обратной пол рности. Этот сигнал не усиливаетс  на усилителе 10 воспроизведени , так как он не превышает уровень дискриминации. Использование двух инверторов, двух сумматоров и делител  напр жени  повышает надежность блока, а тем самым эффективность использовани  ЗУ, в котором-он используетс .

Claims (2)

1. Авторское свидетельство СССР № 410454, кл. G 11 С 7/02, 1974.

2. Авторское свидетельство СССР № 448479, -кл. G 11 С 7/00, 1974 (прототип ) .