SU1188733A1

SU1188733A1 - Pulse-position adder

Info

Publication number: SU1188733A1
Application number: SU823510536A
Authority: SU
Inventors: Владимир Александрович Добрыдень
Original assignee: Харьковский инженерно-строительный институт
Priority date: 1982-11-09
Filing date: 1982-11-09
Publication date: 1985-10-30

Abstract

ВРЕМЯИМПУЛЬСНЫЙ СУММАТОР , содержащий генератор тактовых импульсов , реверсивный счетчик, первый триггер , первый, второй, третий и четвертый элементы И и первый элемент ИЛИ, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, выход которого соединен с входом сложени реверсивного счетчика, выход второго элемента И соединен с входом вычитани реверсивного счетчика, разр дные выходы которого соединены с входами первого элемента ИЛИ, отличающийс тем, что, с целью повышени быстродействи , в него введены второй триггер, п тый и шестой элементы И, второй элемент ИЛИ и элемент НЕ, причем выход генератора тактовых импульсов соединен с первым входом второго элемента И, первые входы третьего и четвертого элементов И соединены с шиной первого входного сигнала сумматора, вход установки в ноль первого триггера соединен с выходом третьего элемента И, вход установки в ноль второго триггера соединен с шиной второго входного сигнала сумматора, входы установки в единицу первого и второго триггеров соединены с выходом четвертого элемента И, пр мой выход первого триггера соединен с вторым входом третьего элемента И, первым входом п того элемента И и первым входом второго элемента ИЛИ, пр мой выход второго триггера соединен с вторым входом п того элемента И и вторым входом второго элемента ИЛИ, инверсные выходы Q первого и второго триггеров соединены соот (Л ветственно с первым и вторым входами шестого элемента И, третий вход которого соединен с третьим входом второго элемента ИЛИ и выходом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с входом элемента НЕ и вл етс выходом сумматора, выход элемента НЕ соединен с вторы.м входом четвертого элемента И, выходы п того и шестого элементов И соединены соответственно с вторыми входами 00 00 первого и второго элементов И. оо 00TIME IMPULSE SUMMATOR, containing a clock pulse generator, reversible counter, first trigger, first, second, third and fourth elements AND and first OR element, the output of the clock generator connected to the first input of the first element AND, the output of which is connected to the addition input of the reversible counter, the output of the second element AND is connected to the input of the subtraction of the reversible counter, the bit outputs of which are connected to the inputs of the first element OR, characterized in that, in order to increase speed, it The second trigger, fifth and sixth elements are And, the second element is OR, and the element is NOT, the output of the clock generator is connected to the first input of the second element And, the first inputs of the third and fourth elements are And are connected to the bus of the first input signal of the adder, the input is set to zero the first trigger is connected to the output of the third element, And the installation input to zero of the second trigger is connected to the bus of the second input signal of the adder, the installation inputs to the unit of the first and second triggers are connected to the output of the fourth element And, the direct output of the first trigger is connected to the second input of the third element AND, the first input of the fifth element AND and the first input of the second element OR, the direct output of the second trigger is connected to the second input of the fifth element AND and the second input of the second element OR, inverse outputs Q of the first and second triggers respectively (L with the first and second inputs of the sixth AND element, the third input of which is connected to the third input of the second OR element and the output of the first OR element, the output of the second OR element is connected to the input of the HE element and is the output of the adder, the output of the element is NOT connected to the second input of the fourth element And, the outputs of the fifth and sixth elements And are connected respectively to the second inputs 00 00 of the first and second elements I. oo 00

Description

Изобретение относитс к вычислительной технике и может быть использовано в устройствах , выполн ющих арифметические операции над величинами, представленными длительностью интервала времени.The invention relates to computing and can be used in devices that perform arithmetic operations on quantities represented by the length of a time interval.

Цель изобретени - повышение быстродействи сумматора.The purpose of the invention is to increase the speed of the adder.

Функциональна схема врем импульсного сумматора представлена на чертеже.Functional diagram of the time of the pulse adder is shown in the drawing.

Сумматор содержит первый 1 и второй 2 триггеры, первый 3 и второй 4 элементы И, элемент НЕ 5, генератор 6 тактовых импульсов , третий 7 и четвертый 8 элементы И, реверсивный счетчик 9, элементы ИЛИ 10 и 11, п тый 12 и шестой 13 элементы И и входные шины 14 и 15, причем первые входы элементов И 7 и 8 соединены с шиной 14 первого входного сигнала, вход установки в ноль триггера 1 соединен с выходом элемента И 7, вход установки в ноль триггера 2 - с шиной 15 второго входного сигнала , входы установки в единицу триггеров 1 и 2 - с выходом элемента И 8, пр мой выход триггера 1 - с вторым входом элемента И 7 и первыми входами элементов ИЛИ 1 1 и И 12, пр мой выход второго триггера 2 - с вторыми входами элементов ИЛИ 11 и И 12, инверсные выходы первого и второго триггеров 1 и 2 - с первым и вторым входами элемента И 13. Выход элемента ИЛИ 10 соединен с третьими входами элементов ИЛИ 11 и И 13. Выход генератора 6 тактовых импульсов подключен к первым входам элементов И 3 и 4, выходы которых соединены соответственно с входами сложени и вычитани реверсивного счетчика 9, разр дные выходы которого соединены с входами элемента ИЛИ 10. Второй вход элемента И 8 подключен к выходу элемента НЕ 5, вход которого соединен с выходом элемента ИЛИ 11, вторые входы элементов И 3 и 4 соединены с выходами элементов И 12 и 13. Выход элемента ИЛИ 11 вл етс выходом сумматора.The adder contains the first 1 and second 2 triggers, the first 3 and second 4 AND elements, the NOT 5 element, the 6 clock pulse generator, the third 7 and the fourth 8 AND elements, the reversing counter 9, the OR elements 10 and 11, the fifth and the sixth 13 And elements and input buses 14 and 15, with the first inputs of elements 7 and 8 connected to the bus 14 of the first input signal, the input setting zero of the trigger 1 is connected to the output of the element And 7, the input setting zero of the trigger 2 with the bus 15 second input the signal, the inputs of the installation in the unit triggers 1 and 2 - with the output element And 8, direct output trigger 1 - with the second input of the And 7 element and the first inputs of the OR 1 1 and And 12 elements, the direct output of the second trigger 2 - with the second inputs of the OR 11 and And 12 elements, inverse outputs of the first and second triggers 1 and 2 - with the first and second the inputs of the element 13. The output of the element OR 10 is connected to the third inputs of the elements OR 11 and AND 13. The output of the generator 6 clock pulses is connected to the first inputs of the elements 3 and 4, the outputs of which are connected respectively to the inputs of the addition and subtraction of a reversible counter 9 the outputs of which are connected to the inputs of the element OR 10. Torah input AND gate 8 is connected to the output of NOT circuit 5 having an input connected to the output of the OR gate 11, the second inputs of AND gates 3 and 4 are connected to the outputs of AND gates 12 and 13. The output of OR 11 is the output of the adder.

Врем импульсный сумматор работает следующим образом.Time pulse adder works as follows.

В исходном состо нии триггеры 1 и 2 и счетчик 9 установлены в «О, все элементы И закрыты, кроме элемента И 8, на второй вход которого поступает сигнал «1 с выхода элемента НЕ 5.In the initial state, the triggers 1 and 2 and the counter 9 are set to “O, all AND elements are closed, except for the AND 8 element, the second input of which receives the signal“ 1 from the output of the NOT 5 element.

Первый импульс, поступивший на шину 14 сумматора, проходит .через элемент И 8, устанавлива оба триггера 1 и 2 в единичное состо ние, при этом по вл етс единичныйThe first pulse received on the bus 14 of the adder passes through the element And 8, setting both triggers 1 and 2 to one state, with the appearance of a single

сигнал на выходе элемента ИЛИ 11 и открываютс элементы И 3 и 7, а элемент И 8 закрываетс . Импульсы с выхода генератора 6 тактовых импульсов начинают поступатьthe signal at the output of the element OR 11 and the elements AND 3 and 7 are opened, and the element And 8 is closed. Pulses from the generator output 6 clock pulses begin to flow

5 через элемент И 3 на вход сложени счетчика 9, при этом на выходе элемента ИЛИ 10 по вл етс единичный сигнал, но он не вли ет в данный момент на работу сумматора. В этом режиме сумматор остаетс до прихода очередного входного импульса. Пусть .5 through the element AND 3 to the addition input of the counter 9, with the output of the element OR 10 a single signal appears, but it does not currently affect the operation of the adder. In this mode, the adder remains until the next input pulse arrives. Let be .

0 Тогда импульс на шину 15 приходит раньше второго импульса на шину 14. Импульс окончани интервала Т2, поступа на вход установки в ноль триггера 2, возвращает его в исходное нулевое состо ние, перевод сумматор в режим, когда элементы И 3 и 4 закрыты , т. е. счетчик 9 установлен, а элемент И 7 открыт. На счетчике 9 при этом оказываетс зафиксированным число, пропорциональное меньшему слагаемому то (в данном случае то тз).0 Then the pulse to bus 15 comes before the second pulse to bus 14. The pulse of the end of the interval T2, arriving at the input of setting zero of trigger 2, returns it to the initial zero state, switching the adder to the mode when the And 3 and 4 elements are closed, t . e. counter 9 is installed, and the element And 7 is open. In this case, the counter 9 is fixed with a number proportional to the smaller term, that is (in this case, that is).

Импульс окончани интервала TI, поступающий на шину 14, проходит через элемент И 7, возвраща триггер 1 в исходное состо ние , сумматор переходит в режим, когда элементы И 3, 8 закрыты, а элемент И 4The pulse of the end of the interval TI, coming to the bus 14, passes through the element And 7, returning the trigger 1 to its original state, the adder goes into the mode when the elements And 3, 8 are closed, and the element And 4

5 открыт (состо ние элемента И 7 в этом режиме несущественно; допустим, что он закрыт). С этого момента импульсы с выхода генератора 6 тактовых импульсов начинают поступать через открывшийс элемент И 4 на вход вычитани счетчика 9. Так продолжаетс до тех пор, пока счетчик 9 не возвратитс в исходное нулевое состо ние, после чего единичный сигнал на выходах элементов ИЛИ 10 и 11 исчезнет, т. е. выходной интервал времени заканчиваетс , и сумматор5 is open (the state of the element And 7 in this mode is insignificant; suppose that it is closed). From this moment, the pulses from the generator output of the 6 clock pulses begin to flow through the opened element I 4 to the subtraction input of counter 9. This continues until counter 9 returns to the initial zero state, after which a single signal at the outputs of the elements OR 10 and 11 disappears, i.e., the output time interval is terminated, and the adder

J возвращаетс в исходное состо ние.J returns to its original state.

Если TI ; Т2, то после первого импульса, поступающего на шину 14 сумматора и выполн ющего аналогичные действи следующий импульс, свидетельствующий об окончании интервала ть поступает снова на шину 14 сумматора, т. е. через открывшийс ранее элемент И 7 на нулевой вход триггера 1, перевод сумматор в состо ние, когда элементы И 3, 4 и 8 закрыты. Импульс окончани интервала тд, поступающий на нулевой вход триггера 2, переводит сумматор в режим, при котором элементы И 3 и 8 закрыты, а элемент И 4 открыт. В обоих случа х единичный сигнал на выходной шине поддерживаетс в течение времени тз If TI; T2, then after the first pulse arriving on the bus 14 of the adder and performing similar actions, the next pulse, indicating the end of the interval, goes back to the bus 14 of the adder, i.e., through the previously opened AND 7 element to the zero input of trigger 1, translation adder to the state when the elements And 3, 4 and 8 are closed. The pulse of the end of the interval td, arriving at the zero input of the trigger 2, switches the adder to the mode in which the elements And 3 and 8 are closed and the element And 4 is open. In both cases, a single signal on the output bus is maintained for a time tc.

TI -Ь Т2. TI - T2.

Claims

TIME PULSE SUMMER containing a clock generator, a reverse counter, a first trigger, a first, second, third and fourth AND element and a first OR element, the output of a clock generator connected to the first input of the first AND element, the output of which is connected to the input of the addition of a reversible counter, the output of the second AND element is connected to the subtraction input of the reversible counter, the bit outputs of which are connected to the inputs of the first OR element, characterized in that, in order to improve performance, they are introduced into the second trigger, the fifth and sixth AND elements, the second OR element and the NOT element, the output of the clock being connected to the first input of the second AND element, the first inputs of the third and fourth elements AND connected to the bus of the first input signal of the adder, the installation input is zero the first trigger is connected to the output of the third element And, the input to zero of the second trigger is connected to the bus of the second input signal of the adder, the installation inputs to the unit of the first and second triggers are connected to the output of the fourth element And, direct output q of the first trigger is connected to the second input of the third AND element, the first input of the fifth AND element and the first input of the second OR element, the direct output of the second trigger is connected to the second input of the fifth AND element and the second input of the second OR element, the inverse outputs of the first and second triggers are connected respectively to the first and second inputs of the sixth AND element, the third input of which is connected to the third input of the second OR element and the output of the first OR element, the output of the second OR element is connected to the input of the element NOT and is the output of the sums torus element output is coupled to the second input of the fourth AND gate, the outputs of the fifth and sixth AND gates are respectively connected to second inputs of the first and second elements I.