SU1182649A1 - Device for delaying pulses - Google Patents
Device for delaying pulses Download PDFInfo
- Publication number
- SU1182649A1 SU1182649A1 SU843722868A SU3722868A SU1182649A1 SU 1182649 A1 SU1182649 A1 SU 1182649A1 SU 843722868 A SU843722868 A SU 843722868A SU 3722868 A SU3722868 A SU 3722868A SU 1182649 A1 SU1182649 A1 SU 1182649A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- bus
- nand element
- trigger
- Prior art date
Links
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
1. УСТРОЙСТВО ДЛЯ ЗАДЕР ККИ ИМПУЛЬСОВ, содержащее первый элемент И-НЕ, первый вход которого соединен с входной шиной и через инвертор с первым входом второго элемента И-НЕ, второй вход которого соединен с вторым входом первого элемента И-НЕ, выход которого соединен с входом запуска триггера, вход сброса которого соединен с выходом второго элемента И-НЕ, пр мой выход - с первым входом третьего элемента И-НЕ, выход которого соединен с первым входом четвертого элемента И-НЕ, и выходную шину, отличающеес тем, что, с целью повышени надежности, в него введены резистивно-емкостна интегрирующа цепь и п тьй элемент И-НЕ, выход которого соединен с вторым входом четвертого элемента И-НЕ, первый вход - с инверсным выходом триггера, второй вход - с входной шиной, второй вход третьего элемента И-НЕ соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с выходом резистивно-ёмкостной интегрирующей цепи, ВХОД которой соединен с выходом четвертого элемента И-НЕ. 2.Устройство по п. 1, отличающеес тем, что, с целью расширени функциональных возможностей путем обеспечени регулировани времени задержки, в него введен переменньйрезистор, которьй подключен параллельно конденсатору резистивно-ёмкостной интегрирующей цепи. 3.Устройство по п. 1, отли,чающеес тем, что, с целью расширени функциональных возможностей путем получени импульсов удвоенной частоты, в него введена дополнительна выходна шина, котора соединена с выходом четвертого элемента И-НЕ.1. A DEVICE FOR DELIVERY OF KKI PULSES, containing the first NAND element, the first input of which is connected to the input bus and through an inverter to the first input of the second NAND element, the second input of which is connected to the second input of the first NAND element whose output is connected the trigger trigger input, the reset input of which is connected to the output of the second NAND element, the direct output to the first input of the third NAND element, the output of which is connected to the first input of the fourth AND NAND element, and the output bus, characterized in that in order to increase the reliability spines, a resistive-capacitive integrating circuit and a five NAND element, the output of which is connected to the second input of the fourth NAND element, the first input — with the inverse trigger output, the second input — with the input bus, and the second input of the third And element - is NOT connected to the first input of the second NAND element, the second input of which is connected to the output of a resistive-capacitive integrating circuit, the INPUT of which is connected to the output of the fourth AND-NOT element. 2. The device according to claim 1, characterized in that, in order to extend the functionality by providing control of the delay time, a resistor is inserted into it, which is connected parallel to the capacitor of the resistive-capacitive integrating circuit. 3. The device according to claim 1, except for the fact that, in order to expand the functionality by receiving double-frequency pulses, an additional output bus is inserted into it, which is connected to the output of the fourth AND-NOT element.
Description
Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники.The invention relates to a pulse technique and can be used in automation devices and computer technology.
Цель изобретения - повышение на- 5 дежности и, кроме того, расширение функциональных возможностей путем обеспечения регулирования времени задержки и путем получения импульсов удвоенной частоты. ЮThe purpose of the invention is to increase the reliability and, in addition, to expand the functionality by providing control of the delay time and by obtaining pulses of double frequency. YU
На чертеже приведена электрическая функциональная схема устройства для задержки импульсов.The drawing shows an electrical functional diagram of a device for delaying pulses.
Устройство для задержки импульсов содержит элемент 1 И-НЕ, первый 15 вход которого соединен с входной шиной 2 и через инвертор 3 с первым входом второго элемента 4 И-НЕ, второй вход которого соединен с вторым входом первого элемента 1 И-НЕ, вы- 20 ход которого соединен с входом запус'ка триггера 5, вход сброса которого соединен с выводом второго элемента 4 И-НЕ, прямой выход - с первым входом третьего элемента 6 И-НЕ и с 25 выходной шиной 7, выход третьего элемента 6 И-НЕ соединен с первым входом четвертого элемента 8 И-НЕ, пятый элемент 9 И-НЕ, выход которого соединен с вторым входом четвертого зо ' элемента 8 И-НЕ, первый вход - с инверсным выходом триггера 5, второй вход - с входной шиной 2, второй вход третьего элемента 6 И-НЕ соединен с первым входом второго элемента 4 И-НЕ, второй вход которого соединен с выходом резистивно-емкостной интегрирующей цепи 10, вход которой соединен с выходом четвертого эле-, мента 8 И-НЕ, а также дополнитель-^ 4θ ную выходную шину 11, соединенную-с выходом четвертого элемента 8 И-НЕ,' и переменный резистор 12, который подключен параллельно конденсатору резистивно-емкостной интегрирующей цепи.45The device for delaying pulses contains an AND-1 element 1, the first 15 input of which is connected to the input bus 2 and through an inverter 3 with the first input of the second AND-NOT element 4, the second input of which is connected to the second input of the first AND-NOT element 1, 20, the stroke of which is connected to the input of the start of trigger 5, the reset input of which is connected to the output of the second element 4 AND-NOT, the direct output - to the first input of the third element 6 AND-NOT and 25 output bus 7, the output of the third element 6 AND- NOT connected to the first input of the fourth element 8 AND NOT, the fifth element 9 AND NOT, the output of which o connected to the second input of the fourth zo element 8 AND-NOT, the first input - with the inverse output of the trigger 5, the second input - to the input bus 2, the second input of the third element 6 AND-NOT connected to the first input of the second element 4 AND-NOT, the second input of which is connected to the output of the resistive-capacitive integrating circuit 10, the input of which is connected to the output of the fourth element 8 AND-NOT, as well as an additional ^ 4 θ output bus 11 connected to the output of the fourth element 8 AND-NOT , 'and a variable resistor 12, which is connected in parallel with the capacitor resistive-capacitive integrating circuit. 45
Устройство работает следующим образом.The device operates as follows.
Перед подачей положительного импульса на шину 2 триггер 5 находится в нулевом состоянии, при этом на эд ёго прямом выходе имеется низкий уровень, на выходах элементов би 8 ИНЕ - высокие уровни, на выходе элемента 8 И-НЁ - низкий уровень, а на выходах элементов 1 и 4 И-НЕ - высокие уровни.Before applying a positive pulse to bus 2, trigger 5 is in the zero state, while there is a low level on its direct output, high levels at the outputs of bi 8 INE elements, low level at the output of element 8 AND-NO, and at the outputs of elements 1 and 4 AND NOT - high levels.
В момент начала входного импульса на выходе элемента 9 И-НЕ формирует ся низкий уровень, после чего на выходе элемента 8 И-НЕ устанавливается высокий уровень. В интегрирующей цепи 10 происходит заряд емкости до уровня срабатывания элементаAt the beginning of the input pulse, a low level is formed at the output of the AND-NOT element 9, after which a high level is established at the output of the AND-NOT element 8. In the integrating circuit 10 there is a charge of the capacitance to the level of operation of the element
И-НЕ, так как на другом его входе присутствует высокий уровень сигнала1' с шины 2. После этого срабатывает триггер 5, на прямом выходе которого появляется высокий уровень выходного импульса, задержанный относительно входного, а на инверсном выходе - низкий уровень, после чего на выходе элемента 9 И-НЕ устанавливается высокий уровень, а на выходе элемента 8 И-НЕ - низкий уровень, что приводит к быстрому разряду емкости цепи 10. На выходе элемента 1 И-НЕ появляется высокий уровень, после чего на выходах всех элементов, кроме триггера 5 и инвертора 3, устанавливаются уровни, соответствующие исходному состоянию, которые не изменяются до момента окончания импульса на шине 2. После окончания импульса на шине 2 на выходе инвертора 3 появляется высокий уровень, при этом к обоим входам элемента 6 И-НЕ приложены высокие уровни, а на его выходе - появляется низкий уровень. На выходе элемента 8 И-НЕ присутствует высокий уровень. В интегрирующей цепи 10 происходит заряд емкости до уровня срабатывания элемента 4 И-НЕ, на его выходе появляется низкий уровень, и триггер 5 переключается в нулевое состояние. На инверсном выходе триггера 5 появляется высокий уровень, на прямом выходе - низкий уровень, соответствующий окончанию формирования задержанного импульса на шине 7. После этого на выходе элемента 6 И-НЕ устанавливается высокий уровень, а на выходе элемента 8 И-НЕ низкий уровень, что приводит к быстрому разряду емкости цепи 10.AND-NOT, since on its other input there is a high level of signal 1 'from bus 2. After that, trigger 5 is triggered, at the direct output of which there is a high level of the output pulse, delayed relative to the input, and at the inverse output - a low level, after which at the output of element 9 AND-NOT is set to a high level, and at the output of element 8 AND-NOT to a low level, which leads to a fast discharge of the capacitance of circuit 10. At the output of element 1 AND-NOT, a high level appears, after which the outputs of all elements except trigger 5 and inverter 3, levels corresponding to the initial state are set, which do not change until the moment the pulse ends on bus 2. After the pulse ends, a high level appears at the output of inverter 3 on bus 2, while high levels are applied to both inputs of element 6 AND NOT - a low level appears. At the output of element 8 AND is NOT present a high level. In the integrating circuit 10, the capacitance is charged to the response level of the AND-NOT element 4, a low level appears at its output, and trigger 5 switches to the zero state. At the inverted output of trigger 5, a high level appears, at the direct output, a low level corresponding to the end of the formation of a delayed pulse on bus 7. After that, the output of element 6 is AND NOT set to a high level, and the output of element 8 is NAND NOT low, which leads to a rapid discharge of the capacitance of the circuit 10.
На выходе элемента 4 И-НЕ появляется' высокий уровень. Таким образом, устройство оказалось в исходном состоянии и готово к приему следующего входного импульса.At the output of element 4, a “high level” appears. Thus, the device was in its original state and ready to receive the next input pulse.
Переменный резистор 12 позволяет изменять постоянную времени цепи 10 и регулировать время задержки входного импульса и длительность импульсов удвоенной частоты на допол-* нительной шине 11.The variable resistor 12 allows you to change the time constant of the circuit 10 and to control the delay time of the input pulse and the duration of the pulses of double frequency on the additional * bus 11.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU843722868A SU1182649A1 (en) | 1984-04-06 | 1984-04-06 | Device for delaying pulses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU843722868A SU1182649A1 (en) | 1984-04-06 | 1984-04-06 | Device for delaying pulses |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1182649A1 true SU1182649A1 (en) | 1985-09-30 |
Family
ID=21112132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU843722868A SU1182649A1 (en) | 1984-04-06 | 1984-04-06 | Device for delaying pulses |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1182649A1 (en) |
-
1984
- 1984-04-06 SU SU843722868A patent/SU1182649A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 817992, кл. Н 03 К 5/13, 21.05.79. Авторское свидетельство СССР № 921067, кл. Н 03 К 5/13, 17.07.80. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1182649A1 (en) | Device for delaying pulses | |
| US4425514A (en) | Fixed pulse width, fast recovery one-shot pulse generator | |
| US3601636A (en) | Single-shot device | |
| US3400277A (en) | Voltage level converter circuit | |
| US4228370A (en) | Bistable multivibrator with trigger steering | |
| SU1048570A1 (en) | One-shot multivibrator | |
| SU1035785A1 (en) | Pulse train to one pulse converter | |
| SU1187257A1 (en) | Device for selecting single pulse | |
| SU788346A1 (en) | Low-pass filter for pulse signals | |
| SU1106022A1 (en) | Logic unit | |
| SU1109893A1 (en) | One-shot multivibrator | |
| SU544116A1 (en) | Pulse delay device | |
| KR900002359Y1 (en) | Pulse delay circuit | |
| KR890004865Y1 (en) | Frequency divide circuits shortening delay time using counters | |
| SU1185591A1 (en) | Pulse sequence converter | |
| SU1238233A1 (en) | Controlled frequency divider | |
| SU1510074A1 (en) | Pulse synchronizing device | |
| SU1534750A1 (en) | Clock synchronization device | |
| SU1465966A1 (en) | Pulse shaper | |
| SU790209A1 (en) | Pulse shaper | |
| SU566311A2 (en) | Pulse shaper | |
| SU864535A1 (en) | Device for monitoring pulse loss | |
| RU1455980C (en) | Self-correcting frequency divider | |
| KR940006092Y1 (en) | Power-on reset circuit | |
| SU1226624A1 (en) | Pulser |