пшной логического нул , входом второго слагаемого с выходом старших разр дов счетчика адреса-, а выходом - с адресным входом второго блока пам ти, выход которого подключен через второй цифроаналоговый преобразователь к входу установки начальных условий блока интегрировани , причем вход элемента НЕ соединей с вторым выходом демультиплексора и входом сброса счетчика адреса, подключенного выходами младших разр дов к входамдешифратора, а счетным входом - к первому выхоДу демультиплексора, соединенного инфомационным входом с выходом nepvвого элемента И, а управл ющим входом - с выходом признака окончани функции первого блока пам ти.pshnoy logical zero, the input of the second term with the output of the higher bits of the address- counter, and the output with the address input of the second memory block, the output of which is connected via the second digital-to-analog converter to the input of the initial conditions of the integrator, and the input element is NOT connected to the second output the demultiplexer and the reset input of the counter of the address connected by the low-order bits to the inputs of the decoder, and the counter input to the first output of the demultiplexer connected by the information input with the output n The second element of the AND, and the control input, with the output of the sign of the end of the function of the first memory block.
Изобретение относитс к аналогецифровой вычислительной технике и может быть использовано в аналогоцифровых комплексах, устройствах автематики и измерительной техники. Цель изобретени - повьппение точности Боспроизведени функций. На чертеже изображена блок-схема устройства дл воспроизведени функций, Устройство содержит генератор 1 пиковых импульсов, счетчик 2 адреса , счетчик 3 числа тактов, первый и второй блоки 4 и 5 пам ти, первый и второй цифроаналоговые преобразователи 6 и 7, блок 8 интегрирова-; ни , сумматор 9, блок 10 сравнени кодов, блок 11 управлени , демультиплексор 12, триггер 13, первый, второй и третий элементы И 14-16, соответственно элемент НЕ 17, дешиф ратор 18, вход 19 задани режима работы устройства, вход 20 заданий адреса, вход 21 задани функции и вход 22 задани начальных условий. Блок 11 предназначен дл управлени режимом работы блока 8 интегрировани и содержит мультиплексор 23 и элеме ты НЕ 24, И-НЕ 25, И 26, ИЛИ 27. Блок 8 интегрировани может.быть вы полнен на интегрирующем усилитеде 2 двух клпочах 29 и.30 и элементе НЕ 3 соединённом входом с управл ющим входом блока 8 и управл ющим входом первого ключа, и выходом - с управл ющим входом второго ключа, подклю ченного сигнальным входом к информа ционному входу блока 8j а выходо1м к входу информа1 онного усилител , вход установки начальных условий которого соединен с выходом первого ключа.Устройство может функционировать в двух режимах Подготовка и Работа.. Режим Подготовка используетс дл программировани блоков 4 и 5 пам ти и устанавливаетс нулевым значением сигнала на входе 19 устройства . При этом счетчик 2 адреса и .счетчик 3 числа тактов устанавливаютс в режим приема информации по установочным входам. Счетчик 8 сбрасьгааетс в нуль, поскольку его установочньй вход соединен с Ш1ной логического нул устройства,.а счетчик 2 адреса устанавливаетс в состо ние, соответствующее п-разр дному коду, который формируетс на входе 20 устройства и представл ет собой адрес блока 4 пам ти, р старших разр дов этого кода определ ют адрес блока 5 пам ти. По каждому адресу в блок 4 заноситс информаци , котора формит руетс на входе 21 устройства и включает в себ код крутизны (включа знак) наклона линейного участка аппроксимации воспроизводимой функции, код числа тактов, определ ющий длину воспроизводимого участка и признак окончани формировани функции. По каждому адресу в блок 5 пам ти , заноситс код, который формируетс на входе 22 устройства и представл ет собой значение функции в начале каждого j-ro, где j (i О, 1, 2,..., 2 ), участка аппроксимации . По окончанию программировани блоков 4 и 5 пам ти счетчик 2 адреса сбрасьгоаетс в нулевое состо ние При этом нулевой сигнал на выходе блока 11 управлени разрешает запись содержимого нулевой чейки блока 5 пам ти, которое вл етс начальным значением воспроизводимой функции, преобразованного в аналоговую форму цифроаналоговым преобразователем 7, в блок 8 интегрировани . Режим Работа -устанавливаетс единичны значением сигнала на входе 19 устройства. Генератор 1 тактовых импульсов синхронизируетс сигналом на входе 19 устройства таким образом, что момент по влени единич ного сигнала на входе 19 соответству ет началу паузы между тактовыми импульсами. При этом счетчики 2 и 3 перевод тс в счетный режим, а блок 8 - в режим Интегрирование (первый ключ закрыт, а второй ключ открыт ). Код крутизны из нулевой чей блока 4 пам ти поступает на вход циф роаналогового преобразовател 6, и на выходе устройства формируетс первьш участок аппроксимации временной функции. Длительность участка аппроксимации кратна периоду следовани тактовых импульсов и задаетс (-разр дным кодом с соответствующего выхода блока 4 пам ти, подаваемым на первый вход блока 10 сравнени . Если при этом на данном выходе блока 4 пам ти формируетс код 00 (при 2), совпадающий с выходным кодом счетчика 3, то на выходе блока 10 сравнени по вл етс сигнал логической единицы. С приходом тактового импульса на пр мом выходе триггера 13 по вл етс сигнал логической единицы, которьй .открьтает элемент И 14, а на инверсном выходе - сигнал логического нул , который закрывает элемент И 15 Тактовы импульс проходит через элемент И 14 и подтверждает нулевое состо ние счетчика 3.. Если на выходе признака окончани функции блока 4 пам ти стоит нуль, то тактовый импульс про дит на первый выход демультиплексор 12 и, постзта на счетный вход счет чика 2, увеличивает его выходной код на единицу. Если же на )cj,-разр ном выходе блока 4 пам ти формирует с код, отличный от нул , то на вы1 6 10 сравнени пр вл ет.: ходе блока сигнал логического нул , что приводит к сбросу триггера 13 очередным тактовым импульсом. При этом элемент И 14 закрываетс , а элемент И 15 открьшаетс , и тактовые импульсы начинают поступать на счетный вход счетчика 3 до тех пор, пока его выходной код не станет равным коду длительности участка аппроксимации. Совпадение этих кодовприводит к очередному перебрасыванию триггера 13, .в результате чего счетчик 3 сбрасьгоаетс в нуль, а адрес на выходе счетчика 2 увеличиваетс на единицу. При по влении единичного сигнала на выходе признака окончани формировани функции блока 4 пам ти очередной тактовьй импульс с выхода элемента И 14 проходит на второй выход демультиплексора 12, что приводит к сбросу счетчика 2 адреса. Одновременно этот импульс поступает через элемент ИЛИ 27 и элемент И-НЕ 25 блока 11 на управл ющий вход мультиплексора 23, а также формирует нулевой сигнал на выходе первого слагаемого сумматора 9. При этом к выходу мультиплексора 23 подключаетс его первый информационный вход, и на выходе блока 11 управлени формируетс сигнал лoгичedкого нул , по-длительности равный длительности тактового импульса, который переводит блок 8 интегрировани в режим приема начальных условий , и в интегратор блока 8 вновь записьшаетс содержимое нулевой чейки блока 5 пам ти, которое вл етс начальным значением воспроизводимой функции, после чего процесс воспроизведени функции повтор етс . Коррекци начальньЬс условий ин-с тегратора блока 8 осуществл етс после формировани каждых,. 2 участков аппроксимации следующим образом. Дешифратор 18 вьфабдтывает единичный сигнал, если на его вход подаетс код Все единицы в виде (n-fi ) младших разр дов-адресного кода. При этом тактовый импульс с первого выхода демультиплексора 12 проходит через элементы И 26, ИЛИ 27, И-НЕ 25 и формирует на выходе блока 11 сигнал логического нул , перевод блок 8 в режим приема начальных условий . Требуемый адресный код блока 5 пам ти формируетс путем увеличеПИЯ адресного кода р старших разр д-Ов, ьолучаемого на выходе счетчика 2 адреса, на единицу. Эта опеpaipiH осуществл етс с помощью сумм тора 9, иа вход второго слагаемого которого подаетс ip-разр дный код с ии од.а счетчика 2 адреса,, на Mjj.;i.it,i-r;) разр д входа первого слагаемого - сигнал с вькода элемента К 16, все остальные разр ды этого кода гтодключены к шине логического нул устройства. Таким образом, введение коррекции начальных условий блока 8 интегрировани позвол ет повысить точность воспроизведени функций, так как в этом случае не происходит накоплени погрешности интегрировани при перекоде от одного участка аппроксимации к другому. Кроме того, предлагаемое устройство позвол ет проводить воспроизведение функций с любым числом участков аппроксимации, не превьшающим количество чеек блока 4 пам ти.The invention relates to analog-specific computing technology and can be used in analog-digital complexes, automatics devices, and measurement equipment. The purpose of the invention is to improve the accuracy of reproducing functions. The drawing shows a block diagram of a device for reproducing functions. The device comprises a generator of 1 peak pulses, a counter 2 addresses, a counter 3, the number of clock cycles, the first and second blocks 4 and 5 of memory, the first and second digital-analog converters 6 and 7, and block 8 integrated ; nor, adder 9, block 10 of code comparison, block 11 of control, demultiplexer 12, trigger 13, first, second and third elements AND 14-16, respectively element NOT 17, decoder 18, input 19 for setting the device operation mode, input 20 for tasks addresses, function setting input 21 and input 22 setting input conditions. Unit 11 is designed to control the operation mode of integration block 8 and contains multiplexer 23 and NOT 24, AND-NE 25, AND 26, OR 27 elements. Integration block 8 can be performed on the integrating amplifier 2 on two klopochs 29 and 30 and 30 element 3 is connected to the input with the control input of the block 8 and the control input of the first key, and the output with the control input of the second key connected by the signal input to the information input of the block 8j and the input of the initial conditions which is connected to the exit lane th klyucha.Ustroystvo can operate in two modes .. Preparation and Operation Mode Preparations used for programming blocks 4 and 5 of the memory is set and the zero value of the signal at the input 19 of the device. In this case, the counter 2 addresses and the counter 3, the numbers of ticks are set to receive information on the setting inputs. The counter 8 is reset to zero, since its installation input is connected to the logical unit zero of the device, and the address counter 2 is set to the state corresponding to the n-bit code that is generated at the device input 20 and represents the address of memory block 4, The higher bits of this code determine the address of memory block 5. At each address, in block 4, information is entered which forms the input 21 of the device and includes the slope code (including the sign) of the slope of the approximation linear section of the reproduced function, the number of cycles code defining the length of the reproduced section and the sign of the end of function formation. At each address in block 5 of memory, a code is entered that is formed at the input 22 of the device and represents the value of the function at the beginning of each j-ro, where j (i О, 1, 2, ..., 2), the approximation section . Upon completion of programming of blocks 4 and 5 of memory, counter 2 of address is reset to zero. In this case, the zero signal at the output of control block 11 permits recording the contents of the zero cell of memory block 5, which is the initial value of the reproduced function converted to analog form by a digital-to-analog converter 7, in block 8 integration. The operation mode is set to one value of the signal at the input 19 of the device. The clock pulse generator 1 is synchronized with a signal at the device input 19 in such a way that the instant of the appearance of a single signal at the input 19 corresponds to the beginning of the pause between the clock pulses. In this case, counters 2 and 3 are transferred to the counting mode, and block 8 is transferred to the Integration mode (the first key is closed and the second key is open). The slope code from the zero whose memory block 4 is fed to the input of the digital analog converter 6, and the first portion of the time function approximation is formed at the output of the device. The duration of the approximation section is a multiple of the clock pulse following period and is specified (by a discharge code from the corresponding output of memory block 4 applied to the first input of the comparison block 10. If the code 00 is generated at this output of memory block 4 (with 2), the same With the output code of the counter 3, then a logical unit signal appears at the output of the comparator unit 10. With the arrival of a clock pulse, the direct output of the trigger 13 is a signal of the logical unit, which opens the element 14, and the inverse output is a logical signal th zero, which closes the element 15 And the clock pulse passes through the element 14 and confirms the zero state of the counter 3 .. If the output of the sign of the end of the function of the memory block 4 is zero, then the clock pulse will be transmitted to the first output by the demultiplexer 12 on the counting input of counter 2, increases its output code by one. If, however, on) the cj, -sized output of memory block 4 generates with a code different from zero, then on 10-10 comparison is: logical zero, which leads to flush trigger 13 next clock pulse fsom. In this case, the AND 14 element is closed, and the AND 15 element opens, and the clock pulses begin to arrive at the counting input of the counter 3 until its output code becomes equal to the code of the length of the approximation segment. The coincidence of these codes leads to another flip of trigger 13, as a result of which counter 3 is reset to zero and the address at the output of counter 2 is incremented by one. When a single signal appears at the output of the sign of the end of the formation of the function of the memory block 4, the next clock pulse from the output of the And 14 element passes to the second output of the demultiplexer 12, which resets the counter 2 of the address. At the same time, this pulse goes through the element OR 27 and the element IS-NOT 25 of block 11 to the control input of the multiplexer 23, and also generates a zero signal at the output of the first term of the adder 9. At the same time, the output of the multiplexer 23 is connected to its first information input and of control unit 11, a logical zero signal is generated, equal in duration to the duration of the clock pulse, which converts the integration unit 8 to the initial conditions reception mode, and the integrator of the unit 8 again records the contents of the zero blank cell About 5 of the memory, which is the initial value of the function being reproduced, after which the process of reproducing the function is repeated. The correction of the initial conditions of the institutrator of block 8 is carried out after the formation of each ,. The 2 approximation plots are as follows. The decoder 18 outputs a single signal if the All Units code at its input is in the form of (n-fi) lower-order address codes. In this case, the clock pulse from the first output of the demultiplexer 12 passes through the elements AND 26, OR 27, AND-NOT 25 and generates a logical zero signal at the output of block 11, switching block 8 to the initial conditions receiving mode. The required address code of the memory block 5 is formed by increasing the address code p of the highest bits obtained at the output of the counter 2 addresses by one. This operation is carried out with the help of the sum of the torus 9, and the input of the second term of which is fed the ip-bit code from and one of the counter 2 addresses, to Mjj. I.it, ir;) the input of the first term is the signal from In the code of the element K 16, all other bits of this code are connected to the bus of the logical zero of the device. Thus, the introduction of the correction of the initial conditions of the integration block 8 makes it possible to increase the accuracy of the reproduction of functions, since in this case there is no accumulation of integration error during the conversion from one area of the approximation to another. In addition, the proposed device allows reproduction of functions with any number of approximation sites not exceeding the number of cells of the memory block 4.