SU1107136A1 - Digital function generator - Google Patents
Digital function generator Download PDFInfo
- Publication number
- SU1107136A1 SU1107136A1 SU833545073A SU3545073A SU1107136A1 SU 1107136 A1 SU1107136 A1 SU 1107136A1 SU 833545073 A SU833545073 A SU 833545073A SU 3545073 A SU3545073 A SU 3545073A SU 1107136 A1 SU1107136 A1 SU 1107136A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- register
- elements
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий три регистра , два реверсивных счетчика, сумматор, блок пам ти, два коммутатора и блок управлени , причем входы первого и второго аргументов преобразовател соединены с информационными входами составл ющих реверсивных счетчиков, выходы которых соединены с адресным входом блока пам ти, выход которого соединен с информационным входом первого регистра, выход которого подключен к первому информационному входу первого коммутатора, второй информационный вход которого соединен с выходом второго регистра, выход третьего регистра соединен с первым информационным входом сумматора , выход которого подключен к выходу преобразовател , отличающийс тем, что, с целью увеличени быстродействи и расширени класса решаемых задач за счет дополнительной возможности вычислени значений функций, первые частные производные которых превышают единицу, в него введены первый и второй дополнительные регистры,, первый и второй .преобразователи пр мого кода в дополнительньш и умножитель, первый и второй входы которого соединены с выходами соответственно первого и второго коммутаторов, выход умножител соединен с вторым информационным входом сумматора, выход которого подключен к информационным входам третьего регистра и первого дополнительного регистра, выход которого соединен с информационным входом второго регистра , выходы второго и третьего дополнительных регистров соединены соответственно с первым и вторым информационными входами второго коммутатора и входами соответствующих преобразоi вателей пр мого кода в дополнитель- . ньй, выходы которых соединены соотСП ветственно с третьим и четвертым информационными входами .второго коммутатора , информационнее входы второго и третьего дополнительных регистров соединены с входами соответственно первого и второго аргументов, причем блок управлени содержит двадцать четыре элемента И, восемь элементов ИЛИ, элемент НЕ, восемь одновибраторов, два элемента задержки , фо рмирователь импульсов, триггер 00 и регистр сдвига, подключенный пр мым О) выходом первого разр да к первым входам первого, второго и третьего элементов Ник первым входам первого и второго элементов ИЛИ, инверсный выход первого разр да регистра сдвига соединен с первыми входами элементов И. с четвертого по шестой, пр мой выход второго разр да регистра сдвига соединен с первым входом седьмого элемента И, вторым входом первого и четвертого элементов И и с вторьп м входаA DIGITAL FUNCTIONAL TRANSMITTER containing three registers, two reversible counters, an adder, a memory unit, two switches and a control unit, the inputs of the first and second transducer arguments connected to the information inputs of the components of reversible counters whose outputs are connected to the address input of the memory block, the output of which is connected to the information input of the first register, the output of which is connected to the first information input of the first switch, the second information input of which is connected to The output of the second register, the output of the third register is connected to the first information input of the adder, the output of which is connected to the output of the converter, characterized in that, in order to increase speed and expand the class of tasks, due to the additional possibility of calculating the values of functions, the first partial derivatives of which exceed one, The first and second additional registers are entered into it, the first and second direct code converters are in the additional and multiplier, the first and second inputs of which are connected Yeni with the outputs of the first and second switches, respectively, the output of the multiplier is connected to the second information input of the adder, the output of which is connected to the information inputs of the third register and the first additional register, the output of which is connected to the information input of the second register, the outputs of the second and third additional registers are connected respectively to the first and the second information inputs of the second switch and the inputs of the corresponding direct code converters in addition. the outputs of which are connected respectively to the third and fourth information inputs of the second switch, the information inputs of the second and third additional registers are connected to the inputs of the first and second arguments, respectively, and the control unit contains twenty four AND elements, eight OR elements, eight NO element one-shot, two delay elements, pulse generator, trigger 00 and shift register, connected to the first O) output of the first discharge to the first inputs of the first, second and third electric Names to the first inputs of the first and second elements OR, the inverse output of the first bit of the shift register is connected to the first inputs of the elements I. From the fourth to the sixth, the direct output of the second bit of the shift register is connected to the first input of the seventh element AND, the second input of the first and fourth elements and with second input
Description
ми первого и второго элементов ИЛИ, инверсный выход второго разр да регистра сдвига соединен с первым входом восьмого элемента И и вторыми входами третьего и шестого элементов И, пр мой выход третьего разр да сдвигового регистра соединен с вторыми,входами второго и восьмого элементов И и третьим входом второго элемента ИЛИ, инверсный въкор, третьего разр да соединен с вторыми входами дев того и седьмого элементов И и с информационным входом регистра сдвига, тактирующий вход которого соединен с входом элемента НЕ и выходом третьего элемента ИЛИ, подключенного первым входом к выходу дев того элемента И, второй вход третьего элемента ИШТ соединен с входами разрешени записи первого и второго реверсивных счетчиков и второго и третьего дополнительных регистров и с выходом первого одновибратора , вход которого соединен с выходом дес того элемента И, первый вход которого соединен с инверсным выходом триггера и выходом сигнала готовности преобразовател ,второй вход дес того элемента И соединен с входом тактовых импульсов преобразовател и входом первого элемента задержки , выход которого соедичен с входом установки в единицу триггера, вход установки в ноль которого соединен через формирователь импульсов с выходом одиннадцатого элемента И, первый вход которого с выходом п того элемента И и первым входом четвертого элемента ИЛИ, второй вход одиннадцатого элемента И соединен с первыми вxoдa ш элементов И с двенадцатого по четырнадцатый и через второй элемент задержки с управл ющим входом сумматора и выходом п того элемента ИЛИ, первый вход которого соединен с выходом п тнадцатого элемента И, первый вход которого соединен с пр мым выходом второго одновибратора , второй вход п тнадцатого элемента И соединен с инверсным выходом третьего одновибратора, вход которого подключен к входу второго одновибратора tf выходу шестнадцатого элемента И, первьш вход которого соединен с выходом шестого элемента И, второй вход шестнадцатого элемента И соединен с выходом элемента НЕ, входом четвертого одновибратора и первым входом семнадцатого элемен11The first and second elements OR, the inverse output of the second bit of the shift register are connected to the first input of the eighth element AND and the second inputs of the third and sixth elements AND, the direct output of the third bit of the shift register is connected to the second, inputs of the second and eighth elements And and the third the input of the second element OR, inverse vkkor, the third bit is connected to the second inputs of the ninth and seventh elements AND and to the information input of the shift register, the clock input of which is connected to the input of the element NOT and the output of the third The OR element connected by the first input to the output of the ninth And element, the second input of the third TSI element is connected to the recording enable inputs of the first and second reversible counters and the second and third additional registers and to the output of the first one-vibrator, the input of which is connected to the output of the tenth And element, the first input of which is connected to the inverse output of the trigger and the output of the ready signal of the converter, the second input of the tenth And element is connected to the input of the clock pulses of the converter and the input of the first element of the rider The output of which is connected to the installation input to the trigger unit, the installation input to which zero is connected via the pulse shaper to the output of the eleventh element I, the first input of which with the output of the fifth element AND and the first input of the fourth element OR, the second input of the eleventh element AND connected to the first input of the AND elements from the twelfth to the fourteenth and through the second delay element with the control input of the adder and the output of the fifth OR element, the first input of which is connected to the output of the fifteenth element AND, the first the stroke of which is connected to the direct output of the second one-oscillator, the second input of the fifteenth element I is connected to the inverse output of the third one-oscillator, the input of which is connected to the input of the second one-vibrator tf the output of the sixteenth element And, the first input of which is connected to the output of the sixth element And And connected to the output of the element NOT, the input of the fourth one-shot and the first input of the seventeenth element
66
та И, второй вход которого соединен с выходом первого элемента ИЛИ, выход семнадцатого элемента И соединен с входами одновибраторов с п того по восьмой, второй вход п того элемента ИЛИ соединен с выходом восемнадцатого элемента И, первый и второй входы которого соединены с пр мым выходом п того одновибрато- ра и инверсным выходом шестого одновибратора , пр мой выход седьмого одновибратора соединен с первым входом дев тнадцатого элемента И, второй вход которого соединен с инверсным выходом четвертого одновибратора и первьгм входом двадцатого элемента И, второй вход и выход которого соединены соответственно с выходом восьмого одновибратора и входом вьшитани реверсивных счетчиков, второй вход дев того элемента И подключен к выходу второго элемента ИЛИ, выход второго элемента И соединен с первым входом двадцать первого элемента И и первыми входами шестого и седьмого элементов ИЛИ, вторые входы которьпс соединены с выходом восьмого элемента И, выход шестого элемента ИЛИ соединен с вторым входом двенадцатого элемента И, третий вход седьмого элемента ИЛИ соединен с вькодом третьего элемента И и первым входом восьмого элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первым входом двадцать второго элемента И и вторым входом четвертого элемента ИЛИ, выход которого соединен с вторым входом четырнадцатого элемента И, третий вход восьмого элемента ИЛИ соединен с выходом седьмого элемента И и первьм входом двадцать третьего элемента И, второй вход которого соединен с пр мым выходом четвертого одновибратора, вторыми входами двадцать первого и двадцать второго элементов И и первым входом двадцать четвертого элемента И, выход которого соединен с входом установкиThis AND, the second input of which is connected to the output of the first element OR, the output of the seventeenth element AND is connected to the inputs of one-to-eighth one-shot, the second input of the fifth element OR is connected to the output of the eighteenth element AND, the first and second inputs of which are connected to the direct output The fifth one-vibrator and the inverse output of the sixth one-shot, the direct output of the seventh one-shot is connected to the first input of the nine-nineth element I, the second input of which is connected to the inverse output of the fourth one-shot and the first input of two the twentieth element And, the second input and output of which are connected respectively to the output of the eighth one-shot and the input of the reversible counters, the second input of the ninth element And connected to the output of the second element OR, the output of the second element And connected to the first input of the twenty-first element And and the first inputs of the sixth and the seventh OR element, the second inputs are connected to the output of the eighth element AND, the sixth element output OR is connected to the second input of the twelfth AND element, the third input of the seventh OR element is connected to the code of the third element AND and the first input of the eighth element OR, the second input of which is connected to the output of the fourth element AND, the first input of the twenty-second element AND and the second input of the fourth element OR, the output of which is connected to the second input of the fourteenth element AND, the third input of the eighth element OR is connected with the output of the seventh element And and the first input of the twenty-third element And, the second input of which is connected to the direct output of the fourth one-vibrator, the second inputs of the twenty-first and twenty second elements And and ervym twenty fourth input AND gate whose output is connected to the set input
в ноль третьего регистра, второй вход двадцать четвертого элемента И соединен с выходом седьмого элемента ИЛИ и вторым входом тринадцатого элемента И, выходы двадцать третьего и двадцать первого элементов И соединены с входами суммировани соответственно первого и второго реверсивных счетчиков, выхст двадцать второго элемента И соединен с управл ющим .входом &лока пам ти, выходы двадцатого , двенадцатого, тринадцатого и четырнадцатого элементов И соединены с управл ющими входами соответственно с первого по третий регистров и первого дополнительного регистра, вы110713 . 6 ходы восьмого элемента ИПИ и первого, восьмого и п тото элементом И соединены с управл юиу1мч нходами второго коммутатора, выходы первого элемента ИЛИ и шестого элементл И соединены с управл ющими входами первого коммутатора,to the third third register, the second input of the twenty-fourth element AND is connected to the output of the seventh element OR and the second input of the thirteenth element AND, the outputs of the twenty-third and twenty-first element AND are connected to the inputs of the summation of the first and second reversible counters, respectively, and the output of the twenty second element AND is connected to the control input & memory location, the outputs of the twentieth, twelfth, thirteenth and fourteenth elements And are connected to the control inputs, respectively, from the first to the third registers and the first th additional register, you110713. 6 moves of the eighth element of the IPI and the first, eighth and fifth elements of AND are connected to the control of the second switch, the outputs of the first OR element and the sixth element And are connected to the control inputs of the first switch,
1one
Изобретение относитс к автоматике и вычислительной технике.This invention relates to automation and computing.
. Известен функциональный преобразователь , содержа1ций группу входных преобразователей, блок пам ти, блок управлени , формирователь интерполирующих функций, регистры, умножители и сумматор CllНедостатками функционального преобразовател вл ютс сложность технической реализации из-за использовани большого количества умножителей и пониженна точность преобразовани из-за использовани при вычислени х промежуточного представлени сигналов в аналоговой форме.. A functional converter is known, containing a group of input converters, a memory unit, a control unit, an interpolating function generator, registers, multipliers, and a Cll adder. The disadvantages of a functional converter are the technical complexity due to the use of a large number of multipliers and the reduced conversion accuracy due to use in the calculation x intermediate representation of signals in analog form.
Наиболее близким по технической сущности к предлагаемому вл етс цифровой функциональный преобразователь многих, переменных, содержащий коммутаторы,группу из п реверсивных счетчиков (где п - количество независимых переменных), подключенных установочными входами к шинам ввода соответствующих переменных, входами управлени установкой кода - к первому выходу блока управлени , суммирующими входами - к соответствующим выходам первой группы выходов блока управлени , вычитающими входами к соответствующим вьо:одам второй группы выходов блока управлени , а выходами - к адресным входам блока пам ти, соединенного управл ющим входом с вторым выходом блока управлени , а выходом - с информационным входом первого регистра, подключенного выходом к первому информационному входу первого коммутатора, соединенного вторым информационным входом с выходом второго регистра, причем выход третьего регистра подключен к первому входу сумматора, выход которого вл етс выходом цифрового функционального преобразовател многих переменных, а управл ющие входы регистров соединены с соответствующими выходами третьей группы рыходов блока управлени , подключенного третьим выходом к управл ющему входу сумматора , соединенного вторым входом с выходом блока пам ти и с информационным входом второго регистра, а выходом - с информационным входом блока пам ти, причем выход переполнени каждого i-го () реверсивного счетчика подключен к счетномуThe closest in technical essence to the proposed is a digital functional converter of many variables, containing switches, a group of reversible counters (where n is the number of independent variables) connected by installation inputs to the input buses of the corresponding variables, code setting control inputs to the first output control unit, summing inputs to the corresponding outputs of the first group of outputs of the control unit, subtracting inputs to the corresponding vyo: odes of the second group of outputs the control unit and the outputs to the address inputs of the memory unit connected by the control input to the second output of the control unit, and the output to the information input of the first register connected by the output to the first information input of the first switch connected to the second information input with the output of the second register, the output of the third register is connected to the first input of the adder, the output of which is the output of a digital functional converter of many variables, and the control inputs of the registers are connected to the corresponding outputs of the third group of outputs of the control unit connected by the third output to the control input of the adder connected by the second input to the output of the memory unit and the information input of the second register, and the output to the information input of the memory unit, and the overflow output of each i-th ( ) reversible counter connected to the counting
5 входу (-ъ-И)-го реверсивного счетчика, а выход л-го реверсивного счетчика соединен с управл ющими входами первого коммутатора и второго коммутатора , подключенного информационными5 to the input (-in-I) of the reversible counter, and the output of the lth reversible counter is connected to the control inputs of the first switch and the second switch connected by information
0 входами и выходами первого и второго регистров, а выходы коммутаторов соединены с входа комбинационного суммировани , подключенного выходом к информационному входу третьего0 inputs and outputs of the first and second registers, and the outputs of the switches are connected to the input of the Raman summation connected by the output to the information input of the third
5 регистра С2.5 register C2.
Недостатками известного устройства вл ютс ограниченность класса воспроизводных функций из-за невозможности воспроизведени функций,The disadvantages of the known device are the limitation of the class of reproductive functions due to the impossibility of reproducing functions
0 первые частные производные которых превышают единицу, и пониженное iбыстродействие из-за формирований функции внутри каждой подобласти аппроксимации путем последовательного0 the first partial derivatives of which exceed one, and the reduced i-response due to the formation of the function inside each subdomain of the approximation by successive
5 построчного интегрировани yзJIoвыx значений первых производных.5 line-by-line integration of the values of the first derivatives.
Цель изобретени - увеличение быстродействи и расширение класса решаемых задач за счет дополнительнойThe purpose of the invention is to increase the speed and expansion of the class of tasks due to the additional
0 возможности вычислени значений функций , первые частные производные которых превышают единицу.0 the possibility of calculating the values of functions, the first partial derivatives of which exceed one.
Поставленна цель достигаетс тем, что в цифровой функциональный 31 преобразователь, содержащий три регистра , два реверсивных счетчика, сумматор, блок пам ти, два коммутато ра и блок управлени , причем входы первого и второго аргументов преобразовател соединены с информационны ми входами соответствук цих реверсивных счетчиков, выходы которых соединены с адресным входом блока пам ти, выход которого соединен с информационным входом первого регистра, выход которого подключен к первому информационному входу первого коммутатора второй, информационный вход которого соединен с выходом второго регистра, выход третьего регистра соединен с первым информационным входом сумматора , выход которого подключен к выходу преобразовател , дополнительно введены первый и второй дополнительные регистры, первый и второй преобразователи пр мого кода в дополнительный и умножитель, первый и второ входы которого соединены с выходами соответственно первого и второго коммутаторов, выход умножител соеди нен с вторым информационным входом сумматора, выход которого подключен . к информационным входам третьего регистра и первого дополнительного регистра, выход которого соединен с информационным входом второго 1регистра , выходы второго и третьего дополнительньк регистров соединены соответственно с первым и вторым информационными входами второго коммутатора и входами соответствующих преобразователей пр мого кода в дополнительный выходы которЬЕС соединены соответствен но с третьим и четвертым информационными входами второго коммутатора, информационные входы второго и третьего дополнительных регистров соединены с входами соответственно первого и второго аргументов, причем блок управле- 45 тый The goal is achieved by the fact that a digital functional converter contains three registers, two reversible counters, an adder, a memory block, two switches and a control unit, with the inputs of the first and second arguments of the converter connected to the information inputs of the corresponding reversible counters, the outputs of which are connected to the address input of the memory unit, the output of which is connected to the information input of the first register whose output is connected to the first information input of the first switch of the second The information input of which is connected to the output of the second register, the output of the third register is connected to the first information input of the adder, the output of which is connected to the output of the converter, the first and second additional registers are added, the first and second direct code converters to the auxiliary and multiplier, the first and second the inputs of which are connected to the outputs of the first and second switches, respectively, the output of the multiplier is connected to the second information input of the adder, the output of which is connected. to the information inputs of the third register and the first additional register, the output of which is connected to the information input of the second 1 register, the outputs of the second and third additional registers are connected respectively to the first and second information inputs of the second switch and the inputs of the corresponding direct code converters to the additional outputs which are connected respectively to the third and fourth information inputs of the second switch, the information inputs of the second and third additional register are connected to inputs of the first and second arguments, and the fifth block 45 upravle-
ни содержит двадцать четыре элемента И, восемь элементов ИЛИ, элемент НЕ, восемь одновибраторов, два элемента задержки, формирователь импуль сов, триггер и регистр сдвига, подключенньй пр мым выходом первого разр да к первымвходам первого, второго и третьего элементов И и к первым входам первого и второго элементов ИЛИ инверсный вьгход первого разр да регистра сдвига соединен с первыми входами элементов И с четвертого по шестой , пр мой выход второго разр да реуправл ющим входом сумматора и выходом п того элемента ИЛИ, первый вход которого соединен с выходом п тнадцатого элемента И, первый вход которого соединен с пр мым выходом второго одновибратора, второй вход п тнадцатого элемента И соединен с инверсным выходом третьего одновибратора, вход которого подключен к входу второго одновибратора и выходу шестнадцатого элемента И, первьм вход которого соединен с выходом шестого элемента И, второй вход шестнадцатого эле6 гистра сдвига соединен с первым входом седьмого элемента И, вторым входом первого и четвертого элементов И и с вторыми входами первого и второго элементов ИЛИ, инверсный выход второго разр да регистра сдвига соединен с первым входом восьмого элемента И и вторыми входами третьего и шестого элементов И, пр мой выход третьего разр да сдвигового регистра соединен с вторыми входами второго и-восьмого элементов И и третьим входом второго элемента ИЛИ, инверсньй выход третьего разр да соед1 нен с вторыми входами дев того и седьмого элементов И и с информационнь1м входом регистра сдвига, тактирующий вход которого соединен с входом элемента НЕ и выходом третьего элемента ИЛИ, подключенного первым входом к выходу дев того элемента И, второй вход третьего элемента ИЛИ соединен с входами разрешени записи первого и второго реверсивных счетчиков и второго и третьего дополнительных регистров и с выходом первого одновибратора, вход которого соединен с выходом дес того элемента И, первый вход которого соединен с инверсным выходом триггера и выходом сигнала готовности преобразовател , второй вход дес того элемента И соединен с входом тактовых импульсов преобразовател и входом первого элемен- - та задержки,- выход которого соединен с входом установки в единицу триггера , вход установки в ноль которого соединен через формирователь импульсов с выходом одиннадцатого элемента И, первый вход которого соединен с выходом п того элемента И и первым входом четвертого элемента ИЛИ, второй вход одиннадцатого элемента И оединен с первьп 1и входами элеменов И с двенадцатого по четырнадцаи через второй элемент задержки с S11 мента И соединен с выходом элемента НЕ,, входом четвертого одновибратора и первым входом семнадцатого элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, выход, семнадцатого элемента Н соединен с входами одновибраторов с п того по восьмой, второй вход п того элемента ШТИ соединен с выходом восемнадцатого элемента И, первьм и второй входы которого соединены с пр мым выходом п того одновибратора и инверсным выходом шестого одновибратора , пр мой выход седьмого одновибратора соединен с первым входом дев тнадцатого элемента И, второй вход которого соединен с инверсным выходом четвертого одновибратора и первым входом двадцатого элемента И, второй вход и выход которого соединен соответственно с выходом восьмого одновибратора и входом вычитани реверсивных счетчиков, второй вход дев того элемента И подключен к выхо ду второго элемента ИЛИ, выход второго элемента И соединен с первым входом двадцать первого элемента И и первыми входами шестого и седьмого элементов ИЛИ, вторые входы которых соединены с выходом восьмого элемента И, выход шестого элемента ИЛИ соединен с вторым входом двенадцатого элемента И, третий вход седьмого элемента ИЛИ соединен с выходом третьего элемента И и первым входом восьмого элемента РШИ, второй вход которого соединен с выходом четверто го элемента И, первым входом двадцат второго элемента И и вторым входом четвертого элемента ИЛИ, выход кото рого соединен с вторым входом четырнадцатого элемента И, третий вход восьмого элемента ИЛИ соединен с выходом седьмого элемента И и первым входом двадцать третьего элемента И второй вход которого соединен с пр мым выходом четвертого одновибратора вторыми входами двадцать первого и двадцать второго элементов И и первы входом двадцать четвертого элемента И выход которого соединен с входом установки в ноль третьего регистра, второй вход двадцать четвертого элемента И соединен с выходом седьмого элемента ИЛИ и вторым входом тринадцатого элемента И, вьпходы двадцать третьего и двадцать первого элементов И соединены с входами суммироваНИН соответственно первого и второго реверсивных счетчиков, выход двадцать второго элемента И соединен с управл ющим входом блока пам ти, выходы двадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И соединены с управл ющими входами соответственно с первого по третий регистров и первого дополнительногорегистра, вьсходы восьмого элемента ИЛИ и первого , восьмого и п того элементов И соединены с управл юшими входами втог рого коммутатора, выходы первого элемента ИЛИ и шестого элемента И соединены с управл ющими входами первого коммутатора. На фиг.1 приведена блок-схема преобраэовател ; на фиг.2 - конструкци блока управлени . Цифровой функщ1ональный преобразовате ,пь содержит реверсивные счетчики 1, входы 2 аргументов, входы 3 разрешени записи счетчиков 1, блок 4 управлени , входы 5 и 6 соответственно cyм иpoвaни и вычитани счетчиков 1, блок 7 пам ти, вход 8 управлени блоком 7 пам ти, регистр 9, коммутатор 10, регистры 11 и 12, сумматор 13, умножитель 14, коммутатор 15, управл юи ий вход 16, дополнительный регистр 17, вход 18 обнулени и управл ющий вход 19, дополнительные регистры 20, управл ющие входы 21 и 22 коммутаторов 15 и 10, преобразователи 23 пр мого кода в дополнительБлок управлени Содержит элементы И 2А-46, элементы ИЛИ 47-54, элемент НЕ 55, одновибраторы 56-63, элементы 64 и 65 задержки, формирователь 66 импульсов, триггер 67, регистр 68 сдвига, выход 69 сигнала готовности, тактовый вход 70 и элемент И 7 1 . Цифровой функциональный преобразователь может производить вьиислени значений функций двух переменных, но, учитыва сущность построени структуры преобразовани дл двух и более переменных, рассмотрим работу преобразовани дл общего случа . Цифровой функциональньп преобразователь работает следующим образом. Исходна функци f(v ...} аппроксимируетс п -мерным полиноминальным сплайном первого пор дка, нормированные значени ординат которого в узлах подобластей аппроксимации перед 711 началом работы записываютс в блок 7 пам ти. Каждый цикл работы преобразовател состоит из такто и начинаетс со считывани по шинам 2 (фиг,1) кодов переменньгх в реверсивные счтечики 1 и регистры 20, При этом старшие разр ды кодов переменньгх , определ ющие узлы подобластей аппроксимации, считываютс в реверсивные счетчики 1, а младшие разр ды кодов переменных, определ ющие приращени переменных внутри подобластей аппроксимации, считываютс в регистры 20. Выполн етс перва группа из 2 тактов, в каждом из которых из блока 7 пам ти в регистр 9 считываетс ордината одного из узлов подобласти аппроксимации, умножаетс в умножителе 14 на значение приращени первой переменной в пр мом 20 или дополнительном коде, выбираемое с помощью коммутатора 15, Результат перемножени суммируетс в сумматоре 13 с содержимым регистра 12 и записываетс в один из регистров 11,12 или 17. При этом переход от одного к другому узлам аппроксимации дл выборки из блока 7 пам ти ординат этих узлов осуществл етс в каждом такте путем добавлени или вычитани единицы младшего разр да в одном из реверсивных счетчиков 1. По окончании первой группы тактов выполн ютс последуюи т.д. такщие группы из тов, в каждой из которых значени приращений в пр мом или дополнительном коде одной из остальных переменньгх умножаютс на результаты вычислений по предыдущей группе тактов. По окончании последней группы из двух тактов, в которых два результата вычислений по предпоследней группе тактов умножаютс на значение приращени последней переменной в пр мом и дополнительном коде и суммируютс полученные произведени , результат суммировани , вл ющийс вычисленным значением функции Су,Х2.,...; Хи) , считываетс на выход функционального преобразовател . Далее описанный цикл функционального преобразовани повтор етс дл новых значений переменных Рассмотрим подробнее-работу устройства дл случа выполнени функционального преобразовани по двум переменным ((и,Х2)В исходном состо нии обнулены, сумматор 13, а также триггер 67 и регистр 68 сдвига блока 4 управлени (цепи приведени в исходное состо ние не показаны) . С приходом на гшшу 70 (фиг.2) Импульса запуска синхронизирующей частоты и началом первого такта работы этот импульс проходит через открытый элемент И 32 на вход одновибратора 56 и одновременно с зтим поступает на вход элемента 64 задержки. Одновибратор 56 по положительному фронту входного сигнала формирует импульс, поступающий через выход 3 блока 4 управлени на входы управлени установкой кода реверсивных счетчиков 1 и регистров 20. Старшие и младшие разр ды входных переменных х и х считываютс в счетчики 1 и регистры 20 соответственно. По истечении времени задержки импульс с выхода элемента 64 задержки устанавливает триггер 67 в единичное состо ние , запирающее элемент И 32 и преп тствующее повторному запуску устройства до окончани цикла функционального преобразовани . Выходной импульс одновибратора 56 через элемент ИЛИ 49 поступает на вход элемента НЕ 55 и на тактирующий вход регистра 68 сдвига. По заднему фронту этого импульса, соответствующему окончанию записи информации в счетчики 1 и регистры 20, в регистре 68 (выполненном по схеме о перекрестной св зью на триггерах Ъ, -типа) формируетс единичный сигнал на пр мом выходе первого разр да, отпирающий элемент И 25 и элементы ИЛИ 47, 48, 53 и 54. Сигнал с выхода элемента ИЛИ 47 поступает на управл ющий вход коммутатора 10, подключа выход регистра 9 к входу умножител 14. Сигнал с выхода элемента ИЛИ 54 поступает на управл ющий вход коммутатора 15, подключа выход дополнительного кода первого из регистров 2 к второму входу умножител 14. Задний фронт импульса одновибратора 56, инвертированный элементом НЕ 55, запускает Одновибратор 59 и через элемент И 39, открытый сигналом с вькода элемента ИЛИ 47, запускает одно- . вибраторы . Импульс с пр мого вькода одновибратора 59 через эле„ент И 46, открытый сигналом с выхода элемента ИЛИ 53, и выход 18 блока управлени поступает на вход обнулени регистра 12, а импульс с инверсного выхода одновибратора 59 блокирдгет прохождение импульсов с БЫХОДОЕ одновибраторов 62 и 63 на врем обнулени регистра 12. По окончании обнулени регистра 12 импульсы с выходов одновибраторов 62 и 63 поступают на управл ющие входы регистра 9 и блока 7 пам ти соответственно, Сигналом Выборка кристалла с вькода элемента И 42 блок 7 пам ти, на шину выбора режима Чтениетзапись коттэ- рого подан потенциал Чтение (не показано), осуществл ет выборку данных по адресу, соответствующему значени м выходных кодов счетчиков 1. Сигналом с выхода элемента И 41 осуществл етс запись этих данных в регистр 9. Поскольку в блоке 7 пам ти записаны нормированные значени С ординат аппроксимирующего сплайна 3(х-(,У2.) дл узловых точек (х|,х|) подобластей аппроксимацииIt contains twenty four AND elements, eight OR elements, a NOT element, eight one-shot, two delay elements, a pulse shaper, a trigger and a shift register connected by a direct output of the first bit to the first inputs of the first, second and third elements AND and to the first inputs the first and second elements OR the inverse of the first bit of the shift register is connected to the first inputs of the AND elements from the fourth to the sixth, the direct output of the second bit by the re-controlling input of the adder and the output of the fifth element OR, the first input to It is costly connected to the output of the fifteenth element I, the first input of which is connected to the direct output of the second one-vibrator, the second input of the fifteenth element I is connected to the inverse output of the third one-vibrator, whose input is connected to the input of the second one-vibrator and the output of the sixteenth element I, the first input of which is connected with the output of the sixth element And, the second input of the sixteenth ele 6 of the horn shift is connected to the first input of the seventh element And, the second input of the first and fourth elements And and with the second inputs of the first and second electric OR, the inverse output of the second digit of the shift register is connected to the first input of the eighth AND element and the second inputs of the third and sixth AND elements, the direct output of the third bit of the shift register is connected to the second inputs of the second and eighth AND elements and the third input of the second OR element , the inverse output of the third bit is connected with the second inputs of the ninth and seventh AND elements and with the information input of the shift register, the clocking input of which is connected to the input of the NOT element and the output of the third OR element connected The first input to the output of the ninth element is AND, the second input of the third element OR is connected to the input resolution of the recording of the first and second reversible counters and the second and third additional registers and to the output of the first one-oscillator, the input of which is connected to the output of the tenth element And, the first input of which connected to the inverse of the trigger output and the output of the ready signal of the converter; the second input of the tenth element I is connected to the input of the clock pulses of the converter and the input of the first delay element, the output of which connected to the installation input to the trigger unit, the installation input to zero of which is connected through the pulse shaper to the output of the eleventh element I, the first input of which is connected to the output of the fifth element AND and the first input of the fourth element OR, the second input of the eleventh element I is connected to the first one and inputs elements And from the twelfth to fourteen through the second delay element with S11 ment And is connected to the output of the element NOT, the input of the fourth one-shot and the first input of the seventeenth element And, the second input of which is connected to the output of the first element OR, the output of the seventeenth element H is connected to the inputs of single vibrators from the fifth to the eighth, the second input of the fifth element of the SHTI is connected to the output of the eighteenth element I, the first and second inputs of which are connected to the direct output of the fifth single vibrator and the inverse output of the sixth one-shot, direct output of the seventh one-shot is connected to the first input of the nineteenth element And, the second input of which is connected to the inverse output of the fourth one-shot and the first input of the twentieth element And, the second input and output which is connected respectively to the output of the eighth one-shot and the subtraction input of reversible counters, the second input of the ninth AND element is connected to the output of the second OR element, the output of the second And element is connected to the first input of the twenty-first And element, and the first inputs of the sixth and seventh elements OR, second inputs which are connected to the output of the eighth element AND, the output of the sixth element OR is connected to the second input of the twelfth element AND, the third input of the seventh element OR is connected to the output of the third element AND and the first input m of the eighth element of the RShI, the second input of which is connected to the output of the fourth element And, the first input of the twenty second element And the second input of the fourth element OR, the output of which is connected to the second input of the fourteenth element And, the third input of the eighth element OR is connected to the output of the seventh element And the first input of the twenty-third element And the second input of which is connected to the direct output of the fourth one-shot one-second inputs of the twenty-first and twenty-second elements And and the first input of the twenty-fourth element And The output of which is connected to the input of the installation to zero of the third register, the second input of the twenty-fourth element AND is connected to the output of the seventh element OR and the second input of the thirteenth element AND, the inputs of the twenty-third and twenty-first elements AND are connected to the inputs of the summation of the first and second reversible counters, respectively the twenty-second element And is connected to the control input of the memory block, the outputs of the twentieth, twelfth, thirteenth and fourteenth elements And are connected to the control inputs of the corresponding From the first to the third registers and the first additional register, the inputs of the eighth element OR and the first, eighth and fifth elements I are connected to the control inputs of the secondary switch, the outputs of the first element OR and the sixth element I are connected to the control inputs of the first switch. Figure 1 shows the block diagram of the converter; 2 shows the structure of the control unit. The digital functional converter contains the reversible counters 1, the inputs of 2 arguments, the inputs 3 for recording the counters 1, the control unit 4, the inputs 5 and 6, respectively, the counters 1 and 1, the memory unit 7, the input 8 controls the memory unit 7, register 9, switch 10, registers 11 and 12, adder 13, multiplier 14, switch 15, control input 16, additional register 17, zero input 18 and control input 19, additional registers 20, control inputs 21 and 22 of switches 15 and 10, direct code converters 23 in addition control block laziness Contains elements AND 2A-46, elements OR 47-54, element NOT 55, one-shot 56-63, elements 64 and 65 of delay, driver 66 pulses, trigger 67, shift register 68, ready signal output 69, clock input 70 and element And 7 1. A digital functional converter can determine the values of functions of two variables, but, taking into account the essence of constructing a transformation structure for two or more variables, consider the operation of the transformation for the general case. Digital function converter works as follows. The original function f (v ...} is approximated by a n-dimensional first-order polynomial spline, the normalized values of the ordinates of which in the nodes of the approximation subregions before 711 are started are written to memory block 7. Each cycle of the converter consists of a tact and begins with reading Tires 2 (FIG. 1) of codes of variable to reversible counters 1 and registers 20. In this case, the higher bits of variable codes defining the nodes of the approximation subdomains are counted in reversible counters 1, and the lower bits of variable codes determined the incremental variables of variables inside the approximation subdomains are read into registers 20. The first group of 2 cycles is executed, in each of which from memory block 7 into register 9 the ordinate of one of the approximation subdomain nodes is read, multiplied in the multiplier 14 by the increment value of the first variable in the forward 20 or additional code selected by the switch 15, the result of the multiplication is summed in the adder 13 with the contents of the register 12 and written to one of the registers 11,12 or 17. At the same time, the transition from one to another nodes The approximations for sampling from the ordinate memory unit 7 of these nodes are carried out in each cycle by adding or subtracting the least significant unit in one of the reversible counters 1. At the end of the first group of cycles, the following steps are performed. Such groups of comrades, in each of which the increment values in the direct or additional code of one of the other variables are multiplied by the results of calculations for the previous group of cycles. At the end of the last group of two cycles, in which the two results of calculations on the penultimate group of cycles are multiplied by the increment value of the last variable in the forward and additional code and the resulting products are summed, the result of the summation, which is the calculated value of the function Su, X2, ... ; Chi) is read to the output of the functional converter. Next, the cycle of functional transformation is repeated for new values of the variables. Consider the device operation in more detail for the case of performing functional transformation in two variables ((and, X2). In the initial state, the adder 13 and the trigger 67 and shift register 68 of the control block 4 are reset. (The reset circuits are not shown.) With arrival at 70 (Fig. 2) of the start-up pulse of the synchronizing frequency and the beginning of the first cycle of operation, this pulse passes through the open element 32 at the input of the one-shot 56 and o simultaneously with this, the input to the delay element 64. The one-shot 56 on the positive front of the input signal generates a pulse coming through the output 3 of the control unit 4 to the control inputs of the installation of the reversible counter code 1 and the registers 20. The high and low bits of the input variables x and x are read counters 1 and registers 20, respectively. When the delay time has expired, a pulse from the output of delay element 64 sets the trigger 67 to one state, the locking element AND 32 and preventing the device from restarting before the end of the functional transformation cycle. The output pulse of the one-shot 56 through the element OR 49 is fed to the input element HE 55 and to the clock input of the shift register 68. On the falling edge of this pulse, corresponding to the end of the recording of information in the counters 1 and registers 20, in register 68 (made according to the cross-coupling scheme on b, -type triggers), a single signal is generated at the forward output of the first bit, the unlocking element AND 25 and elements OR 47, 48, 53 and 54. The signal from the output of the element OR 47 is fed to the control input of the switch 10, connecting the output of register 9 to the input of the multiplier 14. The signal from the output of the element OR 54 goes to the control input of the switch 15, connecting the output additional code first from the registers 2 to the second input of the multiplier 14. The rear edge of the pulse monostable multivibrator 56 inverted by NOT 55 triggers monostable 59 and via the AND gate 39, an outdoor vkoda signal from OR gate 47 triggers one. vibrators. The pulse from the direct one-shot of the one-vibrator 59 through the Element I 46, opened by the signal from the output of the element OR 53, and the output 18 of the control unit is fed to the input of the zeroing of the register 12, and the pulse from the inverse output of the one-vibrator 59 blocking the passage of the pulses from the OUTPUT one-shot 62 and 63 for the time of zeroing the register 12. At the end of the zeroing of the register 12, the pulses from the outputs of the one-shot 62 and 63 are fed to the control inputs of the register 9 and memory block 7, respectively, by a signal sample of the chip from the code of the AND element 42 memory block 7, to the mode selection bus and Read the write of the potential, a potential is read (not shown), fetches data at the address corresponding to the values of the output codes of counters 1. The signal from the output of the And 41 element writes this data to the register 9. As in block 7 of the memory, the normalized values of the ordinate C of the approximate spline 3 (x - (, Y2.) for the nodal points (x |, x |) of the approximation subdomains
р.. R..
UT-I-;UT-I-;
()()
где () и (x x|) - шаг разбиени области аппроксимации по первой и второй переменным соответственно , tYi vyi2 число шагов разбиени по соответствующей переменной, а коды старших разр дов переменных х и Xj, считанные в реверсивные счетчики 1, определ ют адрес первого (начального) узла текущей подобласти аппроксимации, например, с координатами (х, х), то в регистр 9 будет считано значение ординаты дл этого первого узла. Умножитель 14 выполн ет умножение ординаты С , поступающей на его вход с выхода регистра 9, на значение дополнительного кода приращени первой переменной внутри данной подобласти аппроксимации , т.е. на код (xij х) с выхода первого из регистров 20. Сформированное произведение суммируетс с нулевым кодом регистра 12 и фиксируетс на выходе сумматора 13. Дл этого на управл юпщй вход сумматора 13 с выхода элемента ИЛИ 51 подаетс импульс, сформированный С помощью одновибраторов 60 и 61 и элемента И 40. Передний фронт этого импульса по вл етс на выходе элемента ИЛИ 51 после установлени кода произведени на выходе умножител 14. и его суммировани в сумматоре 13 с кодом регистра 12, а длительность импульса определ етс временем фик-.where () and (xx |) is the step of dividing the area of approximation into the first and second variables, respectively, tYi vyi2 is the number of splitting steps into the corresponding variable, and the codes of the higher bits of the variables x and Xj, which are read into reversible counters 1, determine the address of the first ( the initial node of the current approximation subdomain, for example, with coordinates (x, x), then the register 9 will read the ordinate value for this first node. The multiplier 14 multiplies the ordinate C, which enters its input from the output of register 9, by the value of the additional increment code of the first variable within this approximation subregion, i.e. the code (xij x) from the output of the first of the registers 20. The formed product is summed with the zero code of register 12 and recorded at the output of the adder 13. To do this, control the input of the adder 13 from the output of the OR 51 element is pulsed by using single-shot 60 and 61 and element 40. The front edge of this pulse appears at the output of element 51 after setting the product code at the output of multiplier 14. and summing it in adder 13 with register code 12, and the duration of the pulse is determined by the time fic.
сации (записи) кода суммы на выходе сумматора 13. После фиксации результата на выходе сумматора 13 импульс с выхода элемента 65 задержки проходит через элемент И 35, открытый сигналом с выхода элемента ИЛИ 53, на управл ющий вх(ед регистра 12. В регистр 12 переписываетс значение выходного сумматора 13 равноеof the code of the sum at the output of the adder 13. After fixing the result at the output of the adder 13, a pulse from the output of the delay element 65 passes through the element 35, opened by a signal from the output of the element OR 53, to the control input (register 12). rewrites the value of the output adder 13 equal
N.-Ci(xV-XON.-Ci (xV-XO
Второй такт работы начинаетс с поступлени зад;него фронта импульсаThe second cycle of operation begins with the arrival of the ass; his pulse front
с выхода элемента 63 задержки через элемент И 31, открытый, сигналом с выхода элемента ИЛИ 48, и элемент ИЛИ 49 на тактирующий вход регистра 68 и вход элемента НЕ 55. По заднемуfrom the output of the delay element 63 through the element AND 31, open, by the signal from the output of the element OR 48, and the element OR 49 to the clocking input of the register 68 and the input of the element NOT 55. On the back
фронту импульса единица записываетс во второй разр д регистра 68, а состо ние остальных разр дов регистра не измен етс . При этом запираютс элементы И 25 и элементы ИЛИ 53 и 54,the leading edge of the pulse unit is recorded in the second register bit 68, and the state of the remaining register bits is unchanged. In this case, the elements AND 25 and the elements OR 53 and 54 are locked,
отпираютс элементы И 71 и 29 и элемент ИЛИ 50, а элементы ИЛИ 47 и 48 остаютс в открытом состо нии. Сигнал с выхода элемента И 71 поступает на управл ющий вход коммутатора 15, подключа к входу умножител 14 пр мой выход первого из регистров 20. Другой вход умножител 14 остаетс подключенным через коммутатор 10 к выходу регистра 9. Задний фронт импульса сElements 71 and 29 and element OR 50 are unlocked, and elements OR 47 and 48 remain in the open state. The signal from the output of the element 71 is fed to the control input of the switch 15, connected to the input of the multiplier 14, the direct output of the first of the registers 20. The other input of the multiplier 14 remains connected through the switch 10 to the output of the register 9.
вькода элемента 65 задержки, инвертированный элементом НЕ 55, запускает одновибратор 59 и, Лроход через элемент И 39, запускает одновибраторы 60-63. Импульс с пр мого выхода одновибратора 59 через элемент И 45, открытый сигналом с выхода элемента И 29, поступает на суммирующий вход первого из реверсивных счетчиков 1, добавл к его содержимому единицу младшего разр да. Поскольку состо ние второго реверсивного счетчика 1 не измен етс , то код на адресных входах блока 7 пам ти станет соответствовать адресу второго узла текущей подобласти аппроксимации. АналогичноThe code of the delay element 65, inverted by the element NOT 55, triggers a one-shot 59 and, Lrohod, through element 39, starts the one-shot 60-63. The impulse from the direct output of the one-shot 59 through the element I 45, opened by the signal from the output of the element 29, goes to the summing input of the first of the reversible counters 1, adding to its content a unit of lower order. Since the state of the second reversible counter 1 does not change, the code on the address inputs of the memory block 7 will correspond to the address of the second node of the current subarea of the approximation. Similarly
описанному по окончании установлени кода в первом реверсивном счетчике 1 импульсы с выходов одновибраторон 62 и 63 поступ т на управл ю цие входы блока 7 пам ти и регистра 9. В результате код ординаты ,j второго узла аппроксимации будет считан из блока 7 пам ти в регистр 9 и через коммутатор 10 поступит на входdescribed at the end of the establishment of the code in the first reversible counter 1, the pulses from the one-vibrator outputs 62 and 63 are sent to control the inputs of memory block 7 and register 9. As a result, the ordinate code j of the second approximation node will be read from memory block 7 into the register 9 and through the switch 10 will go to the input
умножител 14, на другой вход которого через коммутатор 15 подаетс с первого из регистров 20 пр мое значение кода приращени первой переменной внутри подобласти аппроксимацииthe multiplier 14, to the other input of which through the switch 15 is fed from the first of the registers 20 a direct value of the increment code of the first variable within the approximation sub-region
Произведение этих кодов с выхода умножител 14 суммируетс в сумматор 13 с содержанием регистра 12. После фиксации окончательного результата код на выход-е сумматора 13 равный The product of these codes from the output of the multiplier 14 is summed into the adder 13 with the contents of the register 12. After fixing the final result, the code at the output of the adder 13 is equal to
M7--Civi,j( .M7 - Civi, j (.
считываетс в регистр 17 импульсом, поступающим на управл ющий вход регистра 17 с выхода элемента 65 задержки через элемент ИЛИ 51 и элемент И 36, открытый сигналом с выхода элемента liJM 50.reads into register 17 by a pulse arriving at the control input of register 17 from the output of delay element 65 through the element OR 51 and element 36, opened by a signal from the output of element liJM 50.
Третий такт работы начинаетс с поступлени заднего фронта импульса с выхода элемента 65 задержки через элементы И 31 и ИЛИ 49 на тактирующий вход регистра 68 и вход элемента НЕ 55. По этому фронту единица записываетс в третий разр д регистра 68, состо ние остальных разр дов которого не измен етс . Выходными сигналами регистра 68 запираютс элементы И 29 и ИЛИ 50, отпираютс элементы И 24 и ИЛИ 52 и 53, а элементы И 71 и ИЛИ 47 и 48 остаютс в открытом состо нии. При этом Акод регистра 9 через коммутатор 10 подключен к первому входу умножител 14, второй вход которого через коммутатор 15 соединен с пр мым выходом первого из регистров 20. Положительным перепадом напр жени с выхода элемента НЕ запускаютс одновибраторы 59-63. Импульс с пр мого выхода одновибратора. 59 через элемент И 46, открытый сигналом с выхода элемента ИЛИ 53, обнул ет регистр 12 и через элемент И 43, открытый сигналом с выхода элемента И 24,добавл ет еди ницу младшего разр да во второй из реверсивных счетчиков 1 (в котором было записано значение кода адреса хЗ по второй переменной х). В результате это счетчик 1 переходит в состо ние, при котором на его выходе формируетс код х| , а на адресных входах блока 7 пам ти устанавливаютс коды адреса (х ) третьего узла текущей подробности аппроксимации. После установлени кода в счетчике 1 и обнулени регистра 12 импульсы с выходов одновибраторов 62 и 63 поступают на управл ющие входы блока 7The third cycle of operation begins with the arrival of the trailing edge of the pulse from the output of the delay element 65 through the elements AND 31 and OR 49 to the clock input of the register 68 and the input of the element NOT 55. On this front, the unit records the third bit of the register 68, the state of the remaining bits of which does not change. The output of register 68 locks the AND 29 and OR 50 elements, the AND 24 and OR 52 and 53 elements are unlocked, and the AND 71 and OR 47 and 48 elements remain in the open state. At the same time, the Akod of register 9 is connected via switch 10 to the first input of multiplier 14, the second input of which through switch 15 is connected to the direct output of the first of registers 20. A positive voltage drop from the element output does NOT trigger single-oscillators 59-63. Pulse from the direct one-shot output. 59 through AND 46, opened by the signal from the output of the OR element 53, zeroes the register 12 and through the AND 43 element, opened by the signal from the output of AND 24, adds a low-order digit to the second of the reversible counters 1 (in which the the code value of the address xZ for the second variable x). As a result, this counter 1 goes into a state in which the code x | is generated at its output. , and address codes (x) of the third node of the current approximation detail are set at the address inputs of the memory block 7. After setting the code in the counter 1 and resetting the register 12, the pulses from the outputs of the one-shot 62 and 63 are sent to the control inputs of block 7
пам ти и регистра 9, осуществл считывание кода -ординаты C-i.+H , in третьего узла аппроксимации из блока 7 пам ти в регистр 9. Умножитель 14 перемножает код регистра 9 на пр мой код первого из регистров, 11, а на выходе сумматора 13 формируетс и фиксируетс код j () По окончании фиксации кода на выходе сумматора 13 импульсов с выхода элемента 65 задержки, поступающего через элемент И 35 на управл ющий вход регистра 12, осуществл етс считывание кода I4j в-регистр 12. Одновременно импульсом с вьосода элемента 65 задержки через элемент И 34, открытый сигналом с выхода элемента ИЛИ 52, осуществл етс перепись кода N2 из регистра 17 в регистр 11.memory and register 9, read the code of the coordinates Ci. + H, in the third approximation node from memory block 7 into the register 9. The multiplier 14 multiplies the register code 9 by the direct code of the first register, 11, and at the output of the adder 13 code j () is formed and fixed. After latching the code at the output of the adder 13 pulses from the output of the delay element 65 through the AND 35 element to the control input of the register 12, the I4j code is entered into the register 12. At the same time, the pulse from the video 65 delay through the element And 34, open signal ohm output from OR gate 52 is effected census N2 code from the register 17 to the register 11.
Б четвертом такте работы по заднему фронту импульса с выхода элемента 65 обнул етс первый разр д регистра 68 сдвига и запускаютс одновибраторы 59-63. Запираютс элементы И 71, 24 и ИЛИ 52, 53, отпираютс элементы И 26 и ИЛИ 50, 54, а элементы ИЛИ 47 и 48 остаютс в открытом состо нии. Второй вход умножител 14 через коммутатор 15 подключаетс к выходу дополнительного кода первого из регистров 20. Импульсом с пр мого выхода одновибратора 59 через элемент И 44, открытый выходным сигналом элемента И 26, из содержимого первого из реверсивных счетчиков 1 вычитаетс единица мпадшего разр да и на выходе этого счетчика устанавливаетс код х . По окончании устан овлени кода в счетчике импульсами с выходов одновибраторов 62 и 63 производитс считывание из блока 7 пам ти в регистр 9 кода ординаты С чет-. вертого узла (х, х| ) текущей подобласти аппроксимации. Умножитель 14 умножает значение этого кода на значение приращени первой переменной в дополнительном коде, а на выходе сумматора 13 формируетс и фиксируетс кодIn the fourth cycle of operation, at the falling edge of the pulse from the output of element 65, the first bit of the shift register 68 is zeroed out and the one-shot 59-63 are started. The elements AND 71, 24 and OR 52, 53 are locked, the elements AND 26 and OR 50, 54 are unlocked, and the elements OR 47 and 48 remain in the open state. The second input of the multiplier 14 through the switch 15 is connected to the output of the additional code of the first of the registers 20. By a pulse from the direct output of the one-vibrator 59 through the AND 44 element opened by the output signal of the AND 26 element, the unit of the reversed counter 1 is subtracted from The output of this counter is set to code x. Upon completion of the installation of the code in the counter, pulses from the outputs of the one-shot 62 and 63 read from the memory block 7 into the register 9 of the code of the ordinate C is even. vertex (x, x |) of the current approximation subdomain. The multiplier 14 multiplies the value of this code by the increment value of the first variable in the additional code, and the output of the adder 13 forms and fixes the code
,J44(r.XiVNs, J44 (r.XiVNs
После фиксации в сумматоре 13 кода результата импульсом с выхода элемента 65 задержки, исход щим через элемент И 36 на управл ющий вход регистра 17, содержимое сумматора 13 переписываетс в регистр 17.After the result code has been fixed in the adder 13 by a pulse from the output of the delay element 65, going through the AND 36 element to the control input of the register 17, the contents of the adder 13 are copied to the register 17.
По заднему фронту импульса с выхода элемента 65 задержки заканчиваетс перва группа из тактов и начинаетс втора группа из 2 тактов (п того и шестого). В п том такте работызадним фронтом импульса с выхода элемента 65 задержки обнул етс второй разр д, регистра 68 сдвига и зaпyckaeтc одновибратор 59. Запираютс элементы И 26 и ИЛИ 47, 50, 54, отпираютс элементы И 28, 30 и ИЛИ 52, 53, а элемент ИЛИ 48 остаетс в открытом состо нии. Сигналом с выхода элемента И 28 переключаетс комму татор 10, соедин выход регистра 11 с первым входом умножител 14, а сиг налом с выхода элемента И 30 переклю чаетс коммутатор 15, соедин выход дополнительного кода второго из регистров 20 с вторьм входом умножител 14. Выходной сигнал элемента НЕ 55 через элемент И 38, открытый сигналом с выхода элемента И 28, запускае одновибраторы 57 и 58. Импульсы с пр мого выхода одновибратора 59 чере элемент И 46 обнул ют регистр 12. Умножитель 14 перемножает код Mr с выхода регистра 11 на значение прира щени второй переменной в дополнительном коде с выхода второго из регистров 20. После установлени кода произведени на вькоде умножител 14 и кода суммы па выходе сумматора ТЗ г импульсом с выхода элемента И 37, поступающим через элемент ИЛИ 51 на .управл ющий вход сумматора 13, фиксируетс выходной код Ng сумматора 13 Kl5-HiCxt-X2 После фиксации выходного кода сумматора 13 импульсом с выхода элемента 65 задержки, проход щим через элемент И 35 на регистр 12, код сумматора 13 считываетс в регистр 12. Одновременно выходным импульсом элемента 65 задержки, проход щим через элемент И 34 на регистр 11, содержимое регистра 17 переписываетс в регистр 11. В шестом такте работы задним фрон том импульса с выхода элемента 65 за держки обйул етс третий разр д регистра сдвига и запускаютс одновибраторы 57-59. Запираютс элементы И 30 и ИЛИ 48, 52, 53, отпираютс элементы И 27 к ИЛИ 50, а элемент И 28 остаетс в открытом состо нии. Сигналом с выхода элемента И 27 переклю чаетс коммутатор 15, соедин пр мо выход второго на регистров 20 с вторым входом умножител 14. Первый вход умножител 14 остаетс подключенным через коммутатор 10 к выходу регистра 11. Умножитель 14 перемножает код MS с выхода регистра 11 на значение пр мого кода приращени второй переменной . После установлени кода произведени и его суммировани в сумматоре 13 с кодом регистра 12 на-выходе элемента ИЛИ 51 формируетс импульс, фиксирующий выходной код сумматора 13, равный Нв М5СХ1-Х2)-1Ц5Ог С | -УлХУ - 2 Ct.,j(x,( «-Ч..ЗН.СУ.-K-jXx - ) S(Xx,Xi), т.е. код, равный результатам функционального преобразовани по двум переменным . Импульс с выхода элемента 65 задержки через элемент И 33, открытый сигналом с выхода элемента И 27, поступает на вход формировател 66, дифференцирук цего этот импульс по переднему фронту. Выходной сигнал формировател 66 обнул ет триггер 67, сигнал с выхода которого разблокирует элементаИ 32, и поступает на выходную шину 69, свидетельству о завершении цикла преобразовани и готовности начала нового цикла. Новый цикл преобразовани начинаетс по сигналу импульса внешней синхронизации и выполн етс аналогично описанному (дл работы в режиме внутренней синхронизации шину 69 нудно подключить к шине 7.0) . Таким образом, предлагаемый цифровой функциональный преобразователь по срав.нению с прототипом позвол ет осуществл ть преобразование дл более широкого класса функций, включающего функции, первые частные производные которых превьш1ают единицу (что определ етс соотношением разр дности слов блока 7 пам ти и длин подынтервалов аппроксимации), а также обладает более высоким быстродействием,осуществл полньш цикл преобразовани за фиксированное число тактов, не за- вис щее от длин подынтервалов аппроксимации . При реализации рассмотренного преобразовател на современной элементной базе (включа перспективные варианты быстродействующих двоичных умножителей на ТТЛ схемах) врем полного цикла преобразовани (при представлении подынтервалов аппроксимации Тб-разр дным кодом) дл случа двух переменных составл ет 6-20 мкс, аOn the trailing edge of the pulse from the output of the delay element 65, the first group of cycles ends and the second group of 2 cycles (the fifth and sixth) begins. In the fifth stroke of the back edge of the pulse from the output of the delay element 65, the second bit is zeroed, the shift register 68 is charged and the one-shot 59 is locked. And 26 and OR 47, 50, 54 are locked, And 28, 30 and OR 52, 53, are unlocked and the element OR 48 remains in the open state. The signal from the output of the element 28 switches the switch 10, connects the output of the register 11 to the first input of the multiplier 14, and switches the switch 15, connects the output of the additional code of the second of the registers 20 to the second input of the multiplier 14. Output signal element 55 through element 38, opened by a signal from element 28 output, launching one and the same vibrators 57 and 58. Pulses from the direct output of one-vibrator 59 through element AND 46 zero the register 12. The multiplier 14 multiplies the code Mr from the output 11 of the register by the value of second Variable in the additional code from the output of the second of the registers 20. After setting the product code on the code of multiplier 14 and the sum code on the output of the adder TK g by the pulse from the output of the element And 37, coming through the element OR 51 to the control input of the adder 13, the output code is fixed Ng adder 13 Kl5-HiCxt-X2 After fixing the output code of the adder 13 with a pulse from the output of the delay element 65 passing through the element 35 to the register 12, the code of the adder 13 is read into the register 12. Simultaneously the output pulse of the delay element 65 passing through AND gate 34 to the register 11, the contents of the register 17 is rewritten into register 11. In the sixth clock operation fron the rear pulse is output from the element 65 of aerogels obyul a third bit of the shift register and are triggered monostable 57-59. AND 30 and OR 48, 52, 53 are locked, AND 27 to OR 50 are unlocked, and AND 28 remains in the open state. The signal from the output of the element 27 switches the switch 15, connecting the output of the second to the registers 20 with the second input of the multiplier 14. The first input of the multiplier 14 remains connected through the switch 10 to the output of the register 11. The multiplier 14 multiplies the MS code from the output of the register 11 by the value direct increment code of the second variable. After setting the product code and its summation in the adder 13 with the register code 12 on the output of the OR element 51, a pulse is formed that fixes the output code of the adder 13, equal to Hb М5СХ1-Х2) -1Ц5Ог С | -ULHU - 2 Ct., J (x, ("-H..ZNSU.-K-jXx -) S (Xx, Xi), i.e. a code equal to the results of the functional transformation in two variables. Impulse with the output of the delay element 65 through the element 33, opened by the signal from the output of the element 27, enters the input of the imaging unit 66, differentiating this impulse along the leading edge. to output bus 69, certificate of completion of the conversion cycle and readiness of the start of a new cycle. A new cycle is converted starts on the external synchronization pulse signal and is executed in the same way as described (for operation in internal synchronization mode, bus 69 is tediously connected to bus 7.0). Thus, the proposed digital function converter, compared to the prototype, allows the conversion for a wider class of functions including functions, the first partial derivatives of which exceed the unit (which is determined by the ratio of the word size of the memory block 7 and the length of the approximation subintervals), and also has Higher speed, performed a full conversion cycle for a fixed number of clock cycles, not dependent on the lengths of the approximation subintervals. When implementing the considered converter on the modern element base (including promising options for high-speed binary multipliers on TTL circuits), the time of the complete conversion cycle (when representing the subintervals of approximation of Tb-bit code) for the case of two variables is 6-20 microseconds, and
nCIOLlgj ,n7j сю ITTLJT 1ГГ иЗ- дл случа трех переменных 12-50 мкс, что более чем на пор док меньше времени цикла преобразовани в прототипе .nCIOLlgj, n7j syu ITTLJT 1GG iZ-for the case of three variables 12-50 µs, which is more than an order of magnitude less than the conversion cycle time in the prototype.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833545073A SU1107136A1 (en) | 1983-01-14 | 1983-01-14 | Digital function generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833545073A SU1107136A1 (en) | 1983-01-14 | 1983-01-14 | Digital function generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1107136A1 true SU1107136A1 (en) | 1984-08-07 |
Family
ID=21047139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833545073A SU1107136A1 (en) | 1983-01-14 | 1983-01-14 | Digital function generator |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1107136A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2631978C1 (en) * | 2016-07-05 | 2017-09-29 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кубанский государственный технологический университет" (ФГБОУ ВО "КубГТУ") | Sinuso-cosine functional converter |
-
1983
- 1983-01-14 SU SU833545073A patent/SU1107136A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР по за вке № 3357716/18-24, кл. G 06 F 7/26, 1981. 2. Авторское свидетельство СССР № 942040, кл. G 06 F 15/353, 1980 (прототип). * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2631978C1 (en) * | 2016-07-05 | 2017-09-29 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кубанский государственный технологический университет" (ФГБОУ ВО "КубГТУ") | Sinuso-cosine functional converter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4160154A (en) | High speed multiple event timer | |
| SU1107136A1 (en) | Digital function generator | |
| SU1401479A1 (en) | Multifunction converter | |
| SU1508249A1 (en) | A-d function converter | |
| SU1311022A1 (en) | Analog-to-digital converter | |
| SU1472901A1 (en) | Function generator | |
| SU752797A1 (en) | Programmable code to time interval converter | |
| SU1188696A1 (en) | Digital meter of time interval ratio | |
| SU1247773A1 (en) | Device for measuring frequency | |
| RU1798901C (en) | Single-pulse frequency multiplier | |
| SU1430946A1 (en) | Digital generator of periodic functions | |
| SU798831A1 (en) | Frequency multiplier | |
| SU1035787A1 (en) | Code voltage convereter | |
| SU1015377A1 (en) | Device for computing root | |
| SU1241257A1 (en) | Function generator | |
| SU911521A1 (en) | Digital function generator | |
| SU572933A1 (en) | Frequency divider with fractional division factor | |
| SU528695A1 (en) | Pulse frequency multiplier | |
| SU1396280A2 (en) | Binary code-to-binary-decimal code of angular units converter | |
| SU1509878A1 (en) | Device for computing polynominals | |
| SU1322269A1 (en) | Device for extracting root of sum of squares of three numbers | |
| SU1001112A1 (en) | Device for processing information of making sets of parts | |
| SU1656511A1 (en) | Digital function separator | |
| SU1182539A1 (en) | Device for reproducing functions | |
| SU1644159A1 (en) | Correlator |