Изобретение относитс к импульсной технике и может быть использовано в устройствах автоматики и вычислительной технике при повышенных требовани х к надежной работе. Цель изобретени - повьпиение надежности за счет уменьшени времени фазировани счетчиков импульсов кан лов делени частоты, На чертеже изображена электрическа структурна схема устройства Резервированный делитель частоты содержит первый 1, второй 2 и третий 3каналы делени частоты, каждый из которых состоит из N-разр дного счетчика 4 импульсов, элемента ИЛИ 5 выход которого соединен с входом установки N-разр дного счетчика 4 им пульсов , входы - с выходами соответствугощих элементов 6-1, 6-2,...,6-N эквивалентности, первые входы которых соединены с соответствующими выходами N-разр дного счетчика 4 импульсов, вторые входы элементов 6-1,6-2,...,6-N эквивалентности каждого из каналов 1, 2 и 3 делени частоты соединены с выходами соответ ствующих мажоритарных элементов 7г1 7-2,...,7-N, первые входы которых соединены с выходами соответствующих разр дов N-разр дного счетчика 4 импульсов первого канала 1 делени частоты и с соответствующими информа ционными: входами М -р1азр дного счетчика импульсов 4 второго канала 2 делени частоты, выходы разр дов которого соединены с вторыми входами соответствующих мажоритарных элементов 7-1, 7-2,...,7-N и с соответствукщими информационными входами |-разр дного счетчика 4 импульсов третьего канала 3 делени частоты, выходы р азр дов которого соединены с третьими входами соответствующих мажоритарных элементов 7-1, 7-2,... 7-N и входами N-разр дного счетчика 4импульсов первого канала 1 делени частоты, счетные входы N-разр дных счетчиков 4 импульсов каждого из каналов 1, 2 и 3 делени частоты соединены с входной шиной 8. Выходной сигнал резервированного делител частоты представл ет собой сигналы с выхода последнего разр да N-разр дного счетчика импульсов 4 любого канала (при наличии требовани по малой задержке между входным и выходным импульсами) или с выхода мажоритарного элемента 7-N (при повышенных требовани х к надежности). Резервированньй делитель частоты работает следующим образом. Счетные импульсы поступают на шину 8 и на счетные входы счетчиков 4. В случае синхронной их работы сигналы с выходов элементов 7-1, 7-2,... 7- N. совпадают с сигналами с выходов соответствующих разр дов счетчиков 4. При этом на выходах элементов 6-1, 6-2,...,6-М каждого из каналов 1, 2 и 3 имеетс сигнал, который не вли ет на работу счетчиков 4. Если в результате сбо , например, в счетчике 4 канала 1 (могут быть рассмотрены и каналы 2 и 3) на выходе первого (могут быть рассмотрены и остальные) разр да счетчика 4 по вл етс сигнал, который не совпадает с сигналами с вьгходов первого разр да счетчиков 4 каналов 2 и 3, то на выходе элемента 7-1 по вл етс сигнал, противоположный сигналу на выходе первого разр да счетчика 4 канала 1. Этот сигнал поступает на второй вход элемента 6-1 канала 1 и сравниваетс с сигналом с выхода первого разр да счетчика 4 этого канала . В результате сбо эти сигналы не совпадают, и на выходе элемента 6-1 по вл етс сигнал единичного уровн , который проходит через элемент 5 на установочный вход счетчика 4 канала 1, разреша запись в этот счетчик импульсов состо ни первого (и всех остальных) разр да функционирующего без сбоев (в данный момент) счетчика 4 канала 3. Таким образом, коррекци сбоев в предлагаемом резервированном делителе частоты производитс сразу же после по влени сбо в любом разр де счетчика 4 каналов 1, 2 и 3. Это врем имеет величину около 0,1-10 с.The invention relates to a pulse technique and can be used in automation devices and computer technology with increased requirements for reliable operation. The purpose of the invention is to increase reliability by reducing the phasing time of the pulse counters of the frequency division channel. The drawing shows an electrical block diagram of the device. The redundant frequency divider contains the first 1, second 2 and third 3 frequency division channels, each of which consists of an N-bit counter 4 impulses, element OR 5, the output of which is connected to the input of the installation of the N-bit counter of 4 pulses, the inputs - to the outputs of the corresponding equivalence elements 6-1, 6-2, ..., 6-N, the first inputs of which are connected Eny with the corresponding outputs of the N-bit counter of 4 pulses, the second inputs of the 6-1,6-2, ..., 6-N equivalence elements of each of the channels 1, 2 and 3 of the frequency division are connected to the outputs of the corresponding major elements of the 7g1 7 -2, ..., 7-N, the first inputs of which are connected to the outputs of the corresponding bits of the N-bit counter 4 pulses of the first channel 1 frequency division 1 and with the corresponding information: inputs M-p1 bit of the pulse counter 4 of the second channel 2 division the frequencies of the bits of which are connected to the second inputs of the corresponding 7-1, 7-2, ..., 7-N and with the corresponding information inputs of the | -discharge counter 4 pulses of the third frequency division channel 3, the outputs of the circuits of which are connected to the third inputs of the corresponding majority elements 7- 1, 7-2, ... 7-N and the inputs of the N-bit counter 4 pulses of the first channel 1 frequency division, the counting inputs of the N-bit counters 4 pulses of each of the channels 1, 2 and 3 frequency division are connected to the input bus 8 The output of the redundant frequency divider is a signal from the output to the last bit of the N-bit pulse counter 4 of any channel (if there is a requirement for a small delay between the input and output pulses) or from the output of the 7-N majority element (with increased reliability requirements). The reserved frequency divider operates as follows. The counting pulses go to the bus 8 and to the counting inputs of counters 4. In the case of their synchronous operation, the signals from the outputs of elements 7-1, 7-2, ... 7- N. coincide with the signals from the outputs of the corresponding bits of counters 4. At the same time at the outputs of elements 6-1, 6-2, ..., 6-M of each of channels 1, 2 and 3 there is a signal that does not affect the operation of counters 4. If the result is a failure, for example, in counter 4 of channel 1 (can be considered and channels 2 and 3) at the output of the first (can be considered and the rest) the discharge of the counter 4 appears a signal that does not coincide with the signals and from the inputs of the first discharge of the counters 4 of channels 2 and 3, then the output of element 7-1 is a signal opposite to the signal at the output of the first discharge of counter 4 of channel 1. This signal goes to the second input of element 6-1 of channel 1 and It is compared with the signal from the output of the first bit of counter 4 of this channel. As a result, these signals do not match, and a single level signal appears at the output of element 6-1, which passes through element 5 to the installation input of counter 4 of channel 1, allowing the state of the first (and all others) bits to be written to this counter. Yes, there is a 4-channel counter operating without failure (at the moment). Thus, the correction of failures in the proposed redundant frequency divider is performed immediately after the occurrence of a fault in any discharge of the counter 4 channels 1, 2 and 3. This time has a value of about 0 1-10 s.