SU1177944A1 - Цифровой частотно-фазовый демодулятор многолозиционных сигналов - Google Patents
Цифровой частотно-фазовый демодулятор многолозиционных сигналов Download PDFInfo
- Publication number
- SU1177944A1 SU1177944A1 SU843726444A SU3726444A SU1177944A1 SU 1177944 A1 SU1177944 A1 SU 1177944A1 SU 843726444 A SU843726444 A SU 843726444A SU 3726444 A SU3726444 A SU 3726444A SU 1177944 A1 SU1177944 A1 SU 1177944A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- pulse
- signal
- outputs
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
Изобретение относится к технике связи и может использоваться для демодуляции сигналов в каналах с частотной либо фазовой манипуляцией.
Цель изобретения - повышение помехоустойчивости демодулятора.
На чертеже представлена структурная электрическая схема предложенного демодулятора.
Цифровой частотно-фазовый демодулятор многопозиционных сигналов содержит усилитель-ограничитель 1, входной формирователь 2 сигнала, формирователь 3 одиночного импульса^ опорный генератор 4, перцый делитель 5 частоты, формирователь 6 счетного импульса, первый распределитель 7 импульсов, реверсивный счетчик 8, регистр 9, блок 10 сравнения кодов, второй распределитель 11 импульсов, первый, второй, третий, четвертый и пятый элементы И 12 - 16, первый, второй и третий элементы ИЛИ 17 “19, второй
делитель 20 частоты, первый, второй и третий триггеры 21 - 23, блок 24 элементов И, импульсный интегратор 25, блок 26 импульсных интеграторов.
Цифровой частотно-фазовый демодулятор мчогопозиционных сигналов работает следующим образом.
При обработке входного частотноманипулированного сигнала на режимный вход демодулятора подан сигнал высокого уровня "Лог 1". Работа первого элемента И 12 при этом заблокирована.
Входной сигнал поступает на вход усилителя-ограничителя 1, на выходе которого формируется последователь,0 ность прямоугольных импульсов, синфазных входному сигналу. Далее эта последовательность поступает на вход входного формирователя 2 сигнала, на выходе которого по передним (либо задним) фронтам прямоугольных импульсов выделяются импульсы малой длительности ( £ц << Т в)с ).
С выхода входного формирователя 2 сигнала импульсная последовательность, синфазная входному сигналу, поступает на вход второго распределителя 11 импульсов. На двух выходах второго распределителя 11 импульсов формируются две парафазные импульсные последовательности.
Импульс с первого выхода второго распределителя 11 импульсов через пятый элемент И 16 и первый элемент ИЛИ 17 поступает на вход установки в ноль первого делителя 5 частоты, первый К-вход второго КЗ-триггера 22 и третий вход формирователя 6
1177944
счетного импульса. На инверсном выходе второго КЗ-триггера 22 появляется сигнал "Лог-1", разрешающий поступление сигнала с частотой опорного генератора 4 через второй элемент И 13 на тактовый вход первого делителя 5 частоты. Коэффициент, деления последнего выбран равным К,
тогда
Т3· К,
40
Тдч =
где Тдц - период сигнала с выхода первого делителя 5 частоты;
• Т2 - период сигнала с выхода опорного генератора 4.
При достижении первым делителем
5 частоты. К-го состояния на его выходе появляется импульс, переводя-, щий второй КЗ-триггер 22 в единичное Положение^ запрещая поступление импульсов на тактовый вход первого делителя 5 частоты через второй элемент И 13, причем временной интервал между этим импульсом и импульсом с второго выхода второго распределителя 11 импульсов равен разности периода входного сигнала и интервала
времени, который определяется нулевым и К-м состояниями первого делителя 5 частоты и который равен Тд4 , т.е. равен абсолютной разности периодов
сигнала входной частоты и сигнала с > - , 1
частотой г = -г— .
Аналогичным образом работает совокупность элементов предложенного де- 35 модулятора: второй делитель 20 частоты, третий КЗ-триггер 23, третий и четвертый элементы И 14 и 16. С помощью второго делителя 20 частоты формируются импульсы, причем временное рассогласование между ними и импульсами с первого выхода первого распределителя 11 импульсов также равно разности периодов входного сиг1
15
20
25
30
40
45
нала с частотой
т.е.
Ач "
/.
Ъ /тю; - тдч
Импульсы с выходов первого и второго делителей 5 и 20 частоты с помощью третьего элемента ИЛИ 19 соби- 50 раются в одну импульсную последовательность и поступают на первый вход формирователя 6 счетного импульса;на второй вход которого поступает сигнал с выхода входного формирователя 2 сиг— 55 нала.
При приеме сигнала с частотой
Вх
импульс длительностью
=Т
Τ^χ наделяется на первом и· третьАЧ
вает двоичный код
ем выходах формирователя 6 счетного импульса. При этом реверсивный счетчик 8 просчитывает длительность этого импульса в сторону накопления и по окончании этого импульса в нем фиксируется двоичный η - разрядный код, по величине равный двоичному
С/*
числу Ζ· = . По окончании этого
112
же импульса запускается первый распределитель 7 импульсов, импульс с первого выхода которого переписыζ · = -~......
в реныи
гистр 9. Импульс с второго выхода первого распределителя 7 импульсов обнуляет реверсивный счетчик 8, подготавливая его к регистрации величины Ζ;,соответствующей длительности
следующего импульса с первого выхода формирователя 6 счетного импульса.
При приеме сигнала с частотой £вх; <-дч импульс длительности ?; = =ТВх; ~ Тм -выделяется на первом и втором выходах формирователя 6 счетного импульса, и его длительность о' просчитывается реверсивным счетчиком 8 в сторону вычитания. По окончании импульса счета запускается первый распределитель 7 импульсов и переписывает в регистр 9 из реверсивного счетчика 8 численный код, равт£ ν2.’
ная емкость реверсивного счетчика 8.
Двоичный разрядный код Ζη с разрядных выходов регистра 9 поступает на первые разрядные входы блока 10 сравнения кодов, на другие разрядные входы которого поданы двоичные η - разрядные коды θ,' , соответствующие определенным сдвигам частоты входного сигнала относитель1
Ζ; = N где
N - полно частоты сигнала
Исключая сравнение определенного количества младших разрядов, сравниваемых блоком 10 сравнения кодов, можно получить различные по величине зоны частотной дискриминации входного сигнала, необходимые при различении частотно-манипулированного сигнала.
При совпадении кода Ζ, с выхода регистра 9 с каким-либо одним "из кодов θ; , поданных на другие разрядные входы блока 10 сравнения ко$
1177944
6
дов, т.е. при попадании.значения входной частоты в соответствующий коду©,· частотный диапазон на соответствущем выходе блока 10 сравнения ко- 5 дов появляется сигнал высокого логического уровня.
При этом через соответствующий элемент И блока 24 элементов И на вход соответствующего импульсного ю интегратора блока 26 поступает импульс с третьего выхода первого распределителя 7 импульсов. При заполнении емкости соответствующего импульсного интегратора блока 26 на 15 его выходе появляются импульсы, с помощью которых производится сброс остальных импульсных Интеграторов блока 26. Таким образом, при приеме сигнала с частотой входно- ,20 го сигнала ,на соответствующем выхо- ‘ де блока 26 импульсных интеграторов появляется импульсный сигнал (в виде пачки импульсов), а на остальных п-1 выходах сигналы низкого, 25 логического уровня, что позволяет поставить в соответствие определенную двоичную комбинацию передаваемых символов в передаваемых двоичных подканалах, если имеет место ДО многопозиционная частотная телеграфия, либо получить непосредственно двоичную информацию в случае простейшей однократной частотной телеграфии. ' 35
Рассмотрим теперь режим обработки фазоманипулированного сигнала.
На режимный.вход в этом случае поступает сигнал низкого логического уровня. При этом блокируется работа 40 соответствующих элементов И 14, 16 и 15 и второго КЗ-триггера 22. Работа усилителя-ограничителя 1 и входного формирователя 2 сигнала происходит. аналогично как и в предыдущем 45 режиме обработки частотно-манипулированного сигнала.
. Импульсный сигнал, характеризующий фазу входного фазоманипулированного сигнала, с выхода входного формиро- 50 вателя 2 сигнала поступает на тактовый вход формирователя 3 одиночного импульса.
Выделяемый последним импульс воздействует иа формирователь 6 счет- & ного импульса, приводя его в нужное состояние, а также че0еэ первый элемент ИЛИ 17 синхронизирует фазу
выходного сигнала первого делителя 5 частоты путем установки его в нулевое состояние, причем должно выподняться соотношение £0Х = £=·,
где К - коэффициент деления первого делителя. 5 частоты .
Так как с выхода первого делителя 5 частоты снимется импульс, соответствующий К-му состоянию, то импульсный сигнал с выхода первого делителя 5 частоты после воздействия импульса на вход его установки в ноль практически синфазен сигналу, например ί-й посылки.
Таким образом, на первый и второй входы формирователя счетного 6 импульса (с выхода . первого делителя 5 частоты через третий элемент ИЛИ 19 и с выхода входного формирователя 2 сигнала)поступают синфазные сигналы. Сигналы на выходах формирователя 6 счетного импульса в этом случае имеют очень малую длительность, и величина численности кода
, фиксируемого при этом в реверсивном счетчике 8, мало отличается от нулевого значения кода. При изменении фазы входного сигнала,т.е. при поступлении (ΐ+1)-й посылки входного сигнала с второго и третьего выходов формирователя 6 счетного импуль са снимается импульс, длительность которого соответствует ф’азовому сдвигу между ί-й и (ί+1)-й посылками вход 24ого сигнала.При этом в реверсивном счетчике 8 по окончании импульса счета фиксируется код, равный
Дер;·
вх
• 2 . 2 где Δφ' - фазовый сдвиг между ί-й и (ί+1)- ой посылками входного сигнала.
Обработка полученного кода Ζ; в этом случае и принятие решения о величине фазового сдвига дер· производится с помощью регистра 9, блока 10 сравнения кодов, блока 24 элементов И аналогично режиму приема частотно-манипулированного сиг-нала. Импульсы с соответствующего фазовому сдвигу Лер; ί-го выхода блока 24 элементов И поступают на вход соответствующего ί-го импульс.ного интегратора блока 26. При заполнении емкости этого ί-го импульс1177944
ного интегратора на его выходе появляется импульсная последовательность, которая воздействует через второй элемент ИЛИ 15 на импульсный интегратор 25, первый КЗ-триггер 5
21 и переводит его в единичное состояние. Сигнал высокого логического уровня с выхода первого КЗ-триггера 21 через первый элемент И 12 поступает на управляющий вход формирова- (О теля 3 одиночного импульса, что приводит к его повторному срабатыванию, при этом опять через первый элемент ИЛИ 17 происходит синхронизация фазы выходного сигнала первого 15 делителя 5 частоты с текущей (ί+0-й посыпкой входного сигнала, а также осуществляет возврат первого КЗ-триггера 21 в нулевое положение. На-выходах формирователя 6 счетного импульса опять формируются импульсы малой длительности, и импульсный сигнал, имевший место на выходе ί-го импульсного интегратора блока 26, прекращается.
Таким образом, наличие импульсной последовательности (в виде пачки импульсов) на определенном выходе блока 26 импульсных* интеграторов соответствует наличию определенного фазового сдвига между ί-й и
(ί + Ό-й посыпками входного фазоманипулированного сигнала, а соответственно и определенным двоичным символом в передаваемых двоичных подканалах.
1177944
θί
Claims (1)
- ЦИФРОВОЙ ЧАСТОТНО-ФАЗОВЫЙ ДЕМОДУЛЯТОР МНОГОЛОЗИЦИОННЫХ СИГНАЛОВ, содержащий первый делитель Частоты, последовательно соединенные усилитель -· ограничитель, вход которого является сигнальным входом демодулятора, входной формирователь сигнала и формирователь одиночного импульса, а также опорный генератор и формирователь счетного импульса, один выход которого подключен к сигнальному входу первого распределителя импульсов, выходы которого соединены со сбросовым входом реверсивного счетчика,тактовый вход которого соединен с тактовым входом первого распределителя импульсов, ис записывающим входом регистра, сигнальные вход и выход которого соединены соответственно с выходом реверсивного счетчика, к информационным входам которого подключены другие выходы формирователя счетного импульса, и с одним входом блока сравнения кодов, другие входы которого являются информационными входами демодулятора, отличающи йс я тем, что, с целью повышения помехоустойчивости,в него введенывторой делитель частоты, пять элементов И,.второй распределитель импульсов, блок импульсных интеграторов три КЗ-триггера, блок элементов И, три элемента ИЛИ, и импульсный интегратор, выход которого подключен к 5-входу первого КЗ-триггера, выход которого соединен с первым входом первого элемента И, выход которого подключен к второму входу формирователя одиночного импульса, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с установочным входом первого делителя частоты, к тактовому входу которого подключен выход второго элемента И, с первым К-входом второго КЗ-триггера, выход которого подключен к первому входу второго элемента И, с первым входом формирователя счетного импульса, с К-входомпервого КЗ-триггера и установочным входом импульсного интегратора, к тактовому входу которого подключен выход второго элемента ИЛИ, входы ко-, торого соединены с выходами блока импульсных интеграторов, к входам которого подключены выходы блока элементов И, входы которого соединены с выходами блока сравнениякодов и с дополнительным выходом пер· вого распределителя импульсов, тактовый вход которого соединен с выходом опорного генератора, с тактовым входом входного формирователя сигнала, выход которого подключен к тактовому входу второго распределителя импульсов и к второму входу формирователя счетного импульса, с1177944вторым входом второго элемента И и с первым входом третьего . элемента И, к второму входу которого подключен выход третьего КЗ-триггера, 8вход которого соединен с выходом второго делителя частоты, к тактовому входу которого, подключен выход третьего элемента И, и первым входом третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом первого делителя час"тоты и третьим входом формирователя счетного импульса,четвертый вход которого соединен с К-входом третьего КЗ-триггера установочным входом второго делителя частоты и выходом четвертого элемента И, первый вход которого соединен с третьим входомтретьего элемента И, пятым входом формирователя.счетного импульса, с вторым входом первого элемента И, с вторым К-входом второго КБ-триггера, к 8-входу которого подключен выход первого делителя частоты, и. первым входом пятого элемента И, вто· рой вход и выход которого соединены соответственно с первым выходом второго распределителя импульсов, второй выход которого подключен к второму входу четвертого элемента И, и вторым входом первого элемента ИЛИ, при этом второй вход первого элемента И и выходы блока импульсных интеграторов являются соответственно режимным входом и сигнальными выходами демодулятора.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843726444A SU1177944A1 (ru) | 1984-04-09 | 1984-04-09 | Цифровой частотно-фазовый демодулятор многолозиционных сигналов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843726444A SU1177944A1 (ru) | 1984-04-09 | 1984-04-09 | Цифровой частотно-фазовый демодулятор многолозиционных сигналов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1177944A1 true SU1177944A1 (ru) | 1985-09-07 |
Family
ID=21113530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843726444A SU1177944A1 (ru) | 1984-04-09 | 1984-04-09 | Цифровой частотно-фазовый демодулятор многолозиционных сигналов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1177944A1 (ru) |
-
1984
- 1984-04-09 SU SU843726444A patent/SU1177944A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3571712A (en) | Digital fsk/psk detector | |
US3071739A (en) | Digital phase equalizer, automatically operative, in accordance with time-inverted impulse response of the transmission circuit | |
US3614639A (en) | Fsk digital demodulator with majority decision filtering | |
US2994790A (en) | Data phase-coding system using parallel pulse injection in binary divider chain | |
SU1177944A1 (ru) | Цифровой частотно-фазовый демодулятор многолозиционных сигналов | |
CA1092242A (en) | Method and apparatus for digital data transmission in television receiver remote control systems | |
AU555339B2 (en) | A method of bringing an oscillator into phase with an incoming signal and an apparatus for carrying out the method | |
US4088957A (en) | Method and apparatus for synchronously detecting a differentially encoded carrier signal | |
US3668643A (en) | Data transmission system | |
SU1288927A1 (ru) | Устройство дл измерени скорости телеграфировани | |
SU869074A1 (ru) | Устройство тактовой синхронизации | |
SU995264A1 (ru) | Цифровой фазовый дискриминатор | |
SU1075431A1 (ru) | Устройство фазировани бинарного сигнала | |
SU970717A1 (ru) | Устройство тактовой синхронизации | |
SU788400A1 (ru) | Устройство дл измерени качества канала св зи | |
SU1131036A1 (ru) | Цифровой частотный дискриминатор | |
SU773950A1 (ru) | Детектор частотно-манипулированного сигнала | |
SU1270887A1 (ru) | Формирователь разностной частоты импульсных последовательностей | |
SU1566503A1 (ru) | Цифровой частотный детектор | |
SU1117824A1 (ru) | Цифровой частотно-фазовый дискриминатор | |
SU873453A1 (ru) | Цифровой когерентный частотно-фазовый демодул тор | |
SU873421A1 (ru) | Многоканальное устройство приема шумоподобных сигналов | |
SU1160563A1 (ru) | Устройство для счета импульсов | |
SU560360A1 (ru) | Устройство дл демодул ции частотноманипулированных сигналов | |
SU1552391A1 (ru) | Формирователь опорного напр жени дл демодул тора фазоманипулированных сигналов |