SU1176326A1 - Арифметическое устройство в системе остаточных классов - Google Patents

Abstract

АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО В СИСТЕМЕ ОСТАТОЧНЫХ КЛАССОВ, содержащее блок пам ти таблиц и два дешифратора , отличающеес  тем, что, с целью расширени  функциональных возможностей за счет вьшолнени  преобразовани  кода из позиционной системы счислени  в систе- . му остаточных классов и обратно, оно содержит два коммутатора, два сумматора , схему сравнени  с нулем, два блока элементов запрета, блок пам ти таблицы результата, рабочий регистр, а блок пам ти таблиц содержит узлы пам ти таблиц отрицательного произведени , положительного произведени , третьего операнда, старших констант и младших констант, причем входы первого и второго операндов устройства соединены с соответствующими входами первого сумматора и схемы сравнени  с нулем, выход первого сумматора соединен с вхо-. дами узлов пам ти таблиц отрицательного произведени  и положительного произведени  блока пам ти таблиц, вы/ И 4 Jш ход схемы сравнени  с нулем соединен с управл ющими входами первого и второго блоков элементов запрета, информационные входы которых соединены соответственно с выходами узлов пам ти отрицательного и положительного произведений блока пам ти таблиц, входы третьего операнда и общих данных устройства соединены соответственно с первым входом узла пам ти таблицы третьего операнда и входом узла пам ти таблицы младпих констант блока пам ти таблиц, выходы которых соединены соответственно с первым и вторым информационными входами первого (Л коммутатора, третий информационный вход которого соединен с выходом рабочего регистра и входом обпщх данных устройства, вход общего адреса которого соединен с входом узла пам ти таблицы старших констант блока пам ти таблиц и входом первого дешифратора , выходы которых соединены д : соответственно с первым информаОд ционным входом второго коммутатора 00 и с первым входом разрешени  приема рабочего регистра, второй информационный и информационный входы которых соединены с выходом первого блока элементов запрета, выхрд второго блока элементов запрета соединен с третьим информационным входом второго коммутатора, выходы первого и второго коммутаторов соединены с соответствующими входами второ- гр сумматора, выход которого соединен через блок пам ти таблицы результата с выходом результата устройства , вход кода операции устрой -. ства соединен с входом второго де

Description

шифратора, выходы с первого по чет- м ти таблиц, с управл ющими входами вертый которого соединены соответ- первого второго коммутаторов и вто- ственно с вторым входом узла пам ти рым входом разрешени  приема рабочетаблицы третьего операнда блока па- го регистра,

1176326

I

Изобретение относитс  к вычислительной технике и предназначено дл  работы в вычислительных устройствах работающих в непозиционной системе счислени  (остаточных классах), с использованием индексного и вычетного представлени  кодов операндов.

Целью изобретени   вл етс  расширенное функциональных возможностей за счет вьшолнени  преобразовани  кода из позиционной системы счислени  в систему остаточных классов и обратно.

На чертеже представлена схема арифметического устройства в системе остаточных классов.

Арифметическое устройство в системе остаточных классов содержит блок 1 пам ти таблиц, содержащий yз лы 2-6 пам ти таблиц, соответственно младших констант, старших консттант , отрицательного произведени , положительного произведени  и треть его операнда, первый и второй дешифраторы 7 и 8, рабочий регистр 9 входы 10-15 кода операции, первого, второго, третьего операндов, общий данных, общего адреса устройства, первь1й и второй коммутаторы 16 и .17 схему 18 сравнени  с нулем, блок J9 пам ти таблицы результата, первый и зторой сумматоры 20 и 21, первый и второй блоки 22 и .23 элементов запрета , выход 24 результата устройст ва, выходы 25-28 дешифратора 8,

Арифметическое устройство в с сте ме остаточных классов работает следующим образом.

При вьтолнении арифметических операций на входы 11, 12 и 13 операндов занос тс  коды операндов в индексном представлении (ind а, ind В, ind с). На вход дешифратора 8 подаетс  код с входа 10 кода операции. В соответствии с кодом операции устройство/ выполн ет арифметическую операцию Г±аВ.с/р в индексном представлении , базовую операцию перевода непозиционного кода в позиционный (полиадический jкод по алгорит- 5 му Танаки и операцию перевода позиционного кода в код системы остаточных классов.

Дешифратор 8 имеет четыре выхода. Выход 25 (однобитовый )соответствует

0 знаку слагаемого, выход 26 (двухбитовый )поступает на управл ющий вход коммутатора 16 и выбирает один из трех его входов, выход 27 (двухбитовый )поступает на управл ющий вход

5 коммутатора 17 и выбирает один из трех его входов, выход 28 поступает : на один из управл ющих входов рабочего регистра 9.

При выполнении арифметической

0 операции разрабатываютс  следующие значени  выходных сигналов: выход 25 соответствует знаку операнда ±с; выход 26 выбирает первый вход коммутатора 16; выход 27 соответствует знаку произведени  аВ и выбирает второй или третий вход коммутатора 17 при знаке минус или плюс соответственно; выход 2.8 принимает запрещающее значение,

„ При выполнении базовой операции перевода непозиционного кода в позиционный вырабатываютс  следующие значени  выходных сигналов: выход 25 безразличен; выход 26 соответствует выбору третьего входа коммутатора 16, , выход 27 соответствует выбору третьего входа коммутатора 17; выход 28 принимает разрешающее значение.

При выполнении операции перевода позиционного кода в код СОК вырабатываютс  следующие значени  выходных сигналов: выход 25 безразличен; выход 27 соответствует выбору первого входа коммутатора 17, выход 28 принимает запрещающее значение, выход

26 выбирает второй вход коммутатора 16. Известно, что операци  умножени  двух чисел по mod р, где р - простое число, изоморфна операции сложени  индексов этих чисел по mod(pпоэтому произведение операндов а и В выполн етс  суммированием ind а ind В на сумматоре 20. Полученна  сумма перекодируетс  с помощью узлов пам ти таблиц положительного произведени  5 и отрицательного про изведени  4 в коды вычетов /+аВ/р и |-аВ|р соответственно. Таблицы реализуют преобразование tf(q(inda find В)где q:ind а + ind В- -(ind a+ind В).р, ; f :ind о - /о6/рПри чемИ|р (р /оС|р/. Таблица положительного произведени  дл  имеет вид Входы О Выходы 1 Таблица отрицательного произведени  дл  имеет вид Входы Выходы С входа 13 операнда с код поступает на вход узла 6 пам ти таблицы операнда, котора  реализует преобразование tf(ind с) в зависимости от значени  сигнала с дешифратора 8. С выхода узла 6 па51 ти таблицы операнда код tf(ind с) поступает на первый вход коммутатора 16. В случае арифметической операции управл ющий сигнал с выхода дешифратора 8, подаваемый на управл ющий вход коммутатора 16, выбирает пер вый вход, тогда вычет if(ind с) подаетс  на вход сумматора 2J . Код . операнда с выхода узла 5 пам ти таб лицы положительного произведени  че . рез блок ,23 элементов запрета посту пает на третий вход коммутатора 17, Код операнда с выхода узла 4 пам ти таблицы отрицательного произведени  через блок 22 элементов запрета под етс  на второй вход коммутатора 17 и в:ход рабочего регистра,9. Блоки 22 и 23 пропускают входной код дл  изменени  или обнул ют его в зависи мости от сигнала на управл ющем вхо де, который подаетс  со схемы 18 сравнени  с нулем. Схема 18 сравне ни  с нулем вьщает сигнал, если хо т  бы один из операндов ind а или 264 ind В  вл етс  символом, соответствующим нулю в вычетном представлении . С вьпсода коммутатора 17 в зависимости от сигнала с дешифратора 8 вычет +f(q(ind а + ind В) или -f (q(ind а + ind B)j подаетс  на вход сумматора 21. Код результата суммировани  подаетс  на вход блока 19 пам ти таблицы результата, который реализует преобразование I(m(x)). где X - код на входе блока 19 пам ти таблицы результата; m:x-r(xL; Е if-x 1р- ind X. i Таблица результата дл  имеет С выхода блока 19 код индекса результата операции поступает на выход 24 устройства. Перевод непозиционного кода в позиционный по алгоритму Танаки выполн етс  реку1 рентно с помощью базовой операции перевода C«i}4o Cm} -H. . Начальным значением рекуррентной переменной cil  вл етс  непоэиционный код, который необходимо преобразовать в позиционный ....:,Hp.J, где ftn)- - модул рные константы пре образовани  и; f I., |-(1рГ при Uv-ni при j«0 , |:pj определ етс  соотношеием , причем Р k-1 модули СОК; k -колиеЪтво модулей и число этапов реурсии , .Mj. {rj,-,-.r,}. -. ; ( 1; IP.-,IPjlPi - результат де у. fW/p. (р,-|р реобразовани  на j-м этапе рекурии; (; loi I р. - значение вычета по моулю р- рекуррентной переменной f е(1 а J-M этапе рекурсии. Результатом перевода  вл етс  олиадический код у, А-г Дл  выполнени  базово.й операции а один такт используетс  вход 14 бщих данных, объедин ющий модул рые секции по модул м р-. При выполнении базовой операции еревода на входы 11 и 12 операндов подаютс  переменна  и константа fгаj ;на вход 15 общего адреса подаетс  адрес модул рной секции j, соответствующий номеру этапа рекурсии . Разрешающий сигнал с выхода дешифратора 8 подаетс  на управл ющий вход рабочего регистра 9, на другой управл ющий вход которого по даетс  сигнал с выхода дешифратора 7, При наличие двух разрешающих сиг налов на управл кицих входах рабочего регистра 9 код отрицательного .пр изведени  с выхода узла 4 пам ти та лицы отрицательного произведени  че рез регистр 9 передаетс  на вход 14 общих данных.Одновременно Управл ющий сигнал с выхода дешифратора 8 . выбирает третий вход коммутатора 16 и передает код с входа 14 общих дан ных на второй вход сумматора 2,:. Уп равл квций сигнал с выхода дешифратора 9 выбирает третий вход коммутатора 17, и код с выхода узла 5 пам ти таблицы положительного произведени  поступает на первый вход сумматора 21, Результат выполнени  базовой операции на j-м рекурсии состоит из промежуточного значени  рекуррентной переменной {о которое получаетс  на выходе 24 результата , и j-й компоненты полиадического кода с отрицательным знаком на входе 14 общих данных. Дл  выполнени  перевода непозиционного кода в позиционный по алгоритму Танаки в СОК с модул ми Рр Р- . необходимо k предлагаемых устройств, объединенных входом общих данных и входом общего адреса. Алгоритм Танаки выполн етс  с помощью k-рекуррентных базовы операций. Перевод позиционного кода В в непозиционный код {Mj выполн етс  суммированием .модул рных констант, .соответствующих младшему байту и старшему байту позиционного кода. Если Вг и В„ - младший и старший байты позиционного кода соответственно , то соответствующие модул рные константы Мц.и М. по модулю р. определ ютс  следующими соотношени ми: J где ф В, - двухбайный позиционный код, у которого старший байт  вл етс  нулевым, а младший равен B(j 0 - двухбайтный позиционный код, у которой старший байт равен В, а младший байт  вл етс  нулевым . Тогда выполн етс  соответствие В В„ 95 +9SB «{М) , где Mj. iMHj. + . При выполнении операции перевода на вход 14 общих данных и вход 15 общего адреса подаютс  коды В i и Вд соответственно, .С входов 14 и 15 коды Вц и Вц поступают на входы узлов 2 и 3 пам ти таблиц младших констант и старших констант. Управл ющие сигналы с выхода дешифратора 8 выбирают соответствующие входы коммутато1за 16 и коммутатора 1,7, так что соответствующие модул рные константы Мц и MK; с выхода поступают на сумматор 2I, на котором выполн етс  операци  перевода. Результат операции поступает на выход 24 результата устройства.

/7

ш

hi

2

2J

у г

ГТ

28

27

26

w

Claims (1)

1. АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

   В СИСТЕМЕ ОСТАТОЧНЫХ КЛАССОВ, содержащее блок памяти таблиц и два дешифратора, отличающееся тем, что, с целью расширения функциональных возможностей за счет выполнения преобразования кода из позиционной системы счисления в систему остаточных классов и обратно, оно содержит два коммутатора, два сумматора, схему сравнения с нулем, два блока элементов запрета, блок памяти таблицы результата, рабочий регистр, а блок памяти таблиц содержит узлы памяти таблиц отрицательного произведения, положительного произведения, третьего операнда, старших констант и младших констант, причем входы первого и второго операндов устройства соединены с соответствующими входами первого сумматора и схемы сравнения с нулем, выход первого сумматора соединен с входами узлов памяти таблиц отрицательного произведения и положительного произведения блока памяти таблиц, вы ход схемы сравнения с нулем соединен с управляющими входами первого и второго блоков элементов запрета, информационные входы которых соединены соответственно с выходами узлов памяти отрицательного и положительного про изведений блока памяти таблиц, входы третьего операнда и общих данных устройства соединены соответственно с первым входом узла памяти таблицы третьего операнда и входом узла памяти таблицы младших констант блока памяти таблиц, выходы которых сое динены соответственно с первым и вто-д рым информационными входами первого ® коммутатора, третий информационный вход которого соединен с выходом рабочего регистра и входом общих данных устройства, вход общего адреса которого соединен с входом узла памяти таблицы старших констант блока памяти таблиц и входом первого дешифратора, выходы которых соединены ; соответственно с первым информационным входом второго коммутатора и с первым входом разрешения приема 'рабочего регистра, второй информационный и информационный входы ко•торых соединены с выходом первого блока элементов запрета, выход второго блока элементов запрета соединен с третьим информационным входом второго коммутатора, выходы первого и второго коммутаторов соедине ны с соответствующими входами второ—' го сумматора, выход которого соединен через блок памяти таблицы результата с выходом результата устройства, вход кода операции устройства соединен с входом второго де1176326 шифратора, выходы с первого по четвертый которого соединены соответственно с вторым входом узла памяти таблицы третьего операнда блока па мяти таблиц, с управляющими входами первого, второго коммутаторов и вто· рым входом разрешения приема рабоче го регистра, ¹