SU1166302A1 - Устройство дл дискретной обработки аналоговой информации - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ДИСКРЕТНОЙ ОБРАБОТКИ АНАЛОГОВОЙ ИНФОРМАЦИИ , содержащее два формировател  логических уровней, выходы которых подключены к информационным входам первого блока пам ти, первый и второй выходы которого подключены соответственно к первым и вторым входам второго блока пам ти и дешифратора, выходы второго блока пам ти подключены к третьему и четвертому входам дешифратора, отличающеес  тем, что, с целью повышени  помехоустойчивости устройства, в него введены элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два инвертора , два элемента И-НЕ, формирователь импульсов и триггер, выходы формирователей логических уровней подключены к входам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к входу первого инвертора и первому входу первого элемента И-НЕ, выход первого инвертора подключен к первому входу второго элемента И-НЕ выход которого объединен с выходом первого элемента И-НЕ и подключен к входу формировател  импульсов, выход которого подключен к синхровходам триггера, первого блока пам ти и через второй инвертор (g к синхровходу второго блока пам ти, пр (Л мой выход триггера подключен к второму входу второго элемента И - НЕ, инверсный выход триггера подключен к его информационному входу и второму входу первого элемента И-НЕ. 05. 05 00 О ГС

Description

Изснбретение относитс  к автоматике и вычкс ,;1ите;1ьной технике и предназначено дл  преобразовани  линейных или угловых перемещений в число импульсов, пропорциональное величине перемещени  с учетом его направлени . Целью изобретени   вл етс  повышение помехоустойчивости устройства дл  дискретной обработки аналоговой информации. На фиг. 1 представлена блок-схема устройства дл  дискретной обработки аналоговой информации перемещени  в код; на фиг. 2 - временные диаграммы работы устройства. Устройство содержит формирователи 1 и 2 логических уровней, блок 3 пам ти текущего состо ни , блок 4 пам ти предыдущего состо ни , дешифратор 5, блок 6 формировани  синхроимпульсов, элемент ИСКЛЮЧАЮЩЕЕ .ИЛИ 7, инвертор 8, элементы И - liE 9 и 10, формирователь 11 импульсов, триггер, 12 и инвертор 13. Устройство работает следующим образом. При перемещени кодовой шкалы на выходах формирователей 1 и 2 возникают две последовательности импульсов, сдвинутые одна относительно другой на четверть периода, причем частота следовани  импульсов пр мо пропорциональна скорости перемещени  шкалы. При движении шкалы в одном направлении на выходе формирователей возникают состо ни  00, 10, 11, 01, при смене направлени  движени  00,01,11,10. Анализиру  одновременно текущее и предыдущее состо ни , можно определить направление перемещени  шкалы. Дл  запоминани  состо ни  предназначены блоки 3 и 4 пам ти. Анализ состо ний осуществл етс  с помощью дешифратора 5, который выдает импульсы на суммирующий ( + ) или вычитающий (-) входы реверсивного счетчика (не показан) при соответствующих перемещени х кодовой шкалы. Таким образом, состо ние реверсивного счетчика пропорционально величине перемещени  шкалы относительно точки отсчета. Блок 6 служит дл  формировани  синхроимпульсов , которые вырабатываютс  при каждой смене состо ний на выходах формирователей 1 и 2, причем дл  повышени  помехоустойчивости синхроимпульсы формируютс  только после окончани  формировани  на выходах формирователей логического уровн . Принцип действи  схемы формировани  импульсов занесени  по сн етс  с помощью временной .диаграммы (фит. 2), где слева показана диаграмма состо ний при работе преобразовател  в режиме сложени , а справа - в режиме вычитани . На входы блока 6 формировани  синхроимпульсов подаютс  обе последовательности сигналов с выходов формирователей 1 и 2, которые суммируютс  элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 7. На выходе элемента 7 логический уровень измен етс  при любом изменении состо ни  на выходах формирователей 1 и 2 (диаграмма Е, фиг. 2). При этом вблоках 3 и 4 пам ти должны фиксироватьс  только те изменени  состо ни , которые остаютс  стабильными в течение некоторого промежутка времени t«3- Вс кое изменение состо ни  длительностью (f4 воспринимаетс  как помеха и не вызывает формирование синхроимпульса . Дл  этой цели в схеме используетс  формирователь 1 1 импульсов, который соедин етс  с выходами двух элементов-И- НЕ 9 и 10 с открытыми коллекторами. Длительность интервала twj задаетс  формирователем 11. Висходном состо нии на оба входа одного из элементов И-НЕ поступают уровни логической «1, другого -уровни логического «О. В случае изменени  состо ний на выходах формирователей 1 и 2 логические уровни на входах D и С элементов И-НЕ 9 и 10 измен ютс  на противоположные , т. е. оба элемента И-НЕ 9 и 10 имеют на выходе высокий логический уровень . Если изменение состо ни  остаетс  устойчивым в течение времени tos, то на выходе формировател  11 импульсов по в-л етс  передний фронт синхроимпульса. В противном случае (,j) один из элементов И-НЕ переходит в состо ние с низким логическим уровнем на выходе до того, как срабатывает формирователь 11 импульсов . Передний фронт синхроимпульса поступает на синхровход триггера 12 и измен ет его состо ни  на выходах на противоположные . При этом уровень логической «1 подаетс  на оба входа элемента И-НЕ 10, на выходе которого устанавливаетс  сигнал логического «О. Формирователь 11 вырабатывает задний фронт синхроимпульса. Таким образом, длительность импульса занесени  определ етс  суммарным временем задержки срабатывани  элементов 12, 10 и 11 и временем формировани  импульсов формирователем 11 (диаграмма Е, фиг. 2). Занесение в блок 3 пам ти текущего состо ни  осуществл етс  по переднему фронту синхроимпульса ,.вырабатываемого формирователем 11, запись в блок 4 пам ти предыдущего состо ни  происходит но заднему фронту этого же импульса, который с помощью инвертора 13 преобразуетс  в передний фронт инверсного импульса (диаграмма К).

А

N

б

1

Е F

ГП 1

JL

гп г

тг

п п п п

FUnTLT

Г

Г

и

п п

U U U U

Риг.г

Claims (1)

1. УСТРОЙСТВО ДЛЯ ДИСКРЕТНОЙ ОБРАБОТКИ АНАЛОГОВОЙ ИНФОРМАЦИИ, содержащее два формирователя логических уровней, выходы которых подключены к информационным входам первого блока памяти, первый и второй выходы которого подключены соответственно к первым и вторым входам второго блока памяти и дешифратора, выходы второго блока памяти подключены к третьему и четвертому входам дешифратора, отличающееся тем, что, с целью повышения помехоустойчивости устройства, в него введены элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два инвертора, два элемента И—НЕ, формирователь импульсов и триггер, выходы формирователей логических уровней подключены к входам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,· выход которого подключен к входу первого инвертора и первому входу первого элемента И—НЕ, выход первого инвертора подключен к первому входу второго элемента И—НЕ выход которого объединен с выходом первого элемента И—НЕ и подключен к входе формирователя импульсов, выход которого подключен к синхровходам триггера, первого блока памяти и через второй инвертор к синхровходу второго блока памяти, прямой выход триггера подключен к второму входу второго элемента И-НЕ, инверсный выход триггера подключен к его информационному входу и второму входу первого элемента И—НЕ.

   фиг. 1