SU1163475A1 - Многоканальный преобразователь кода в напр жение - Google Patents

Description

2. Преобразователь по п.1, о тличающийс  тем, что анализатор обработки кода выполнен на Die триггере , четырех ЗЭ - триггерах, двух элементах ИЛИ, элементе И и дешифраторе, первьй вход которого соединен с третьим входом анализатора отработки кода, второй ход - с четвертым входом анализатора отработ ки кода и с С - входом К - триггера , первый выход дешифратора - с первым входом первого элемента ИЛИ и пр мым 5 входом JK -триггера, второй выход - с С - входом первого О -триггера и с пр мым входом элемента И, инверсный вход которого подключен к выходу первого D -триггера и первому входу второгоэлемента ШШ, а выход - к С - входу второго О - триггера и к второму входу первого элемента ИЛИ, выход которого соединен с С - входами третьего и четвертого D - триггеров, ТЗ-и R входы которых соединены с первым входом анализатора обработки кода, а их выходы - соответственно с вторым и третьим входами второго элемента ИЛИ. выход которого подключен к Д входу CIK - триггера, инверсный вход которого соединен с D - и R - входами первого и второго U - триггеров и вторым входом анализатора отработки кода, R - вход ЗК - трип-ера - с п тым входом анализатора отработки кода, выход Jk- триггера - с первым выходом анализатора отработки кода, вторые выходы которого подключены к выходам D - триггеров.

Изобретение относитс  к вычисли тельной технике, в частности к преоб-разовател м цифровой формы представлени  информации в аналоговую, и может быть использовано в устройствах 5 вывода электронных вычислительных машин.

Цель изобретени  - повышение дос-i товерности отработки входного кода.

На фиг. 1 представлена с груктур-Ю на  схема преобразовател ; на фиг.2 временные диаграммы изменени  напр жений и токов в различных точках устройства в режиме отработки входного ,.кода.15

Преобразователь (фиг.1) содержит цифроаналоговый преобразователь 1, вход которого соединен с шиной кода напр жени , а выход соединен с вторым20 входом блока 2 сравнени , первый вход которого соединен с выходом выходного коммутатора 3, вторые входы которого соединены с выходами накопительных элементов А, выходы кото- 25 рых подключены к первым выходным шинам . Входы накопительных элементов 4 соединены с выходами входного коммутатора 5, вторые входы которого соединены с блоком 6 коррекции. Первые Bxor|Q ды входного 5 и выходного 3 коммутаторов подключены к шине кода номера . элемента.

Первый и второй входы анализатора 7 отработки кода (АОК ) подключены к соответствукмцим входам блока 2 сравнени , а третий и четвертьй входы АОК 7 соединены с шинами Запись, Обраш;ение и Сброс. Первый выход АОК 7 соединен с второй выходной шиной индикации, а второй - с входом блока 6 коррекции. Входы управлени  коммутаторов 3 и 5 соединены с шиной Код номера элемента.

Анал изатор 7 отработки кода содержит стробируемый дешифратор 8, ин-. формационный вход которого соединен с третьим входом АОК 7 и шиной Запись , стробирукхций V - вход дешифратора 8 соединен с четвертым входом АОК 7 и шиной Обращение и инверсным С- входом ЗК - триггера 9.

Первый выход дешифратора 8 соединен с пр мым входом 5 - триггера 9 и с первым входом первого элемента ШШ 10. Второй вьпсод дешифратора 8 соединен с С-входом первого О триггера 11 и с пр мым входом элемента И 12, инверсный вход которого со-единен . с выходом первого Л -триггера 1, а выход - с С-входом второго о -триггера 13 и с вторым входом первого элемента ИЛИ 10. Выход элемента ИЛИ 10 соединен с входами третьего и четвертого D -триггеров 14 и 15. О -вход и инверсный R вход D -триггера 14 и инверсный D вход и R -вход D -триггера 15 объединены между собой и соединены с первым входом АОК 7. Инверсный 5 вход ЗК -триггера 9, D - вход и инверсный R -вход И -тркггера 11 и инверсный D-вход иК-вход D-триггера 13 объединены и соединены с входньм кодом АОК 7. Первый и второй входы АОК 7 соединены соответственно с первым и вторым входами блока 2 сра нени . Выходы триггеров 11, 14 и 15 через второй элемент ИЛИ 16 соединены с 3 входом триггера 9, выход которого соединен с первым АОК 7 с выходом с шиной индикации. Выходы триггеров 11 - 15  вл ютс  вторыми выходами АОК 7 и соединены с входами блока 6 коррекции. R -вход ЗК-триггера 9 соединен с шиной Сброс. Блок 6 коррекции может быть выпо нен, например, на четьфех управл емых генераторах тока, два О 7 и 18) из которых вырабатывают втекающий ток, а другие (19 и 20 вытекающий ток. Блок 2 сравнени , может быть выполнен на компараторах 21 и 22, входы которых соединен с выходом узла 23 вычитани . Накопи тельные элементы содержат конденсатор и буферный усилитель. На фиг. 2 прин ты следукщие обозначени : вход 24, 25 - входной код номера накопительного элемента, поступающий на входной и выходной коммутаторы 5 и 3; вход 26 - диагра ма управл ющего сигнала на шине За пись, поступак цего на третий вход АОК 7;вход27 - диаграмма тактового сигнала на шине Обращение, поступающего на четвертый вход АОК 7; вход 28 - диаграмма сигнала, поступ ющего на первьй вход АОК 7 с первог выхода блока 2 сравнени ; вход 29 диаграмма сигнала, поступающего на второй вход АОК 7 с второго выхода блока 2 сравнени ; выход 30 - диаграмма сигнала с первого выхода АбК индицирующего о наличии неисправнос ти в устройстве; вход 31 - диаграм ма сигналов, поступающих на блок 2 сравнени , в том числе 32 - диаграм ма сигнала с выхода цифроаналогового преобразовател  1, а 33 - диаграмма сигнала с выхода выходного коммутатора 3; сброс 34 - диаграмма сигнала , обеспечивак цего установку в исходное состо ние триггера 9; выход 35 - диаграмма токов, поступающих с блока 6 коррекции на входной коммутатор 5, в том числе символом i, указано значение втекающего тока генератора 17, символом 1 |л - значение вытекающего тока генератора 18, сим- значение втекакщего геволом 1 нератора 19, символом i,. - значение вытекакщего тока генератора 20. АОК 7 при поступлении на его вход сигнала Обращение обеспечивает анализ сигналов, поступающих с блока 2 сравнени , выработку сигналов управлени  дл  блока 6 коррекции и регистрацию сбоев устройства с помощью триггера 9. Врем  записи в накопительный элемент 4 находитс  в пр мой зависимости от напр жени , которое требуетс  записать в накопительный элемент 4, . т.е., чем больше разность значений напр жений между тем, которое хранитс  накопительным элементом 4 на момент записи, и значением вновь записываемого напр жени , тем больше врем  требуетс  дл  записи. С целью сокпащени  времени записи значение выходного тока одного из управл емых генераторов втекающих токов, например генератора 17,и одного из управл емых генераторов вытекающих токов, например генератора 19 тока, должно быть больше значени  токов генераторов 18 и 20. Одновременно дл  компенсации динамической погрешности от действи  ускоренной записи в накопительный элемент 4 порог срабатывани  одного из компараторов блока 2 сравнени , например компаратора 21, меньше декодируемого напр жени  на величину Vq причем величина Vo тем больше, чем больше ток генератора 1 9 и чем больше величина задержки выключени  этого генератора тока, сигнал с выхода компаратора 22 определ ет знак рассогласовани  выходного напр жени . Устройство работает Следующим образом . Режим, работы устройства определ етс  сигналом, поступающим на его вход по шине Запись. При значении

этого сигнала, соответствующего логическому нулю, устройство работает в режиме регенерации ранее записанных напр жений в накопительные элементы . А при значении этого сигнала логической единицы устройство работает в режиме записи новой информации в накопительные элементы. При работе устройства как в одном, так и в другом режимах на его входы непрерывно поступают код номера накопительного элемента и код выходного напр жени , при этом входна  информаци  сопровождаетс  сигналом, поступающим на вход устройства по шине Обращение. В соответствии с поступившей информацией выходной коммутатор 3 подключает выход соответствукщего накопительного элемента 4 к входу блока 2 сравнени , а вход того же накопительного элемента 4 с помощью входного коммутатора 5 подключаетс  к блоку 6 коррекции.

Поступивщий код напр жени  декодируетс  цифроаналоговым преобразователем 1, с выхода которого сигнал поступает на второй вход блока сравнени .

При нормальной работе устройства в режиме регенерации по фронту сигнала Обращение устанавливаетс  в единичное состо ние либо триггер 14 либо триггер 15 и соответственно включаетс  один из управл емых генераторов 18 и 20 блока 6 коррекции. Выходное напр жение при этом начинает измен тьс , приближа сь по значению к напр жению, эквивалентному входному коду. При равенстве этих напр жений сигнал на выходе блока 2 сравнени  мен етс  на противоположный , и взведенньй триггер АОК 7 устанавливаетс  в нулевое состо ние, отключа  тем самым ранее включенный управл емьй генератор тока блока 6 коррекции.

В режиме Запись в случае если напр жение с выхода накопительного элемента 4 меньше напр жени , эквивалентного входному коду, на величину V о по фронту сигнала Обращение устанавливаютс  в единичное состо ние триггеры 13 и 15, включа  тем самым управл емые генераторы 18 и 20 вытекакщего тока. При переходе сигнала с выхода компаратора 21 блока 2 сравнени  из состо ни  О в состо ние 1 триггер 13 устанавли-

k ваетс  в нулевое состо ние, включа  тем самым управл емьй генератор 9 тока. После срабатывани  компаратора 21 выходное напр жение продолжает ускоренно нарастать за счет инерционности элементной базы, а потом оно

дот гиваетс  до значени , эквивалентного входному коду, за счет действи  включенного генератора 20. После перехода сигнала с выхода компаратора 22 из состо ни  О в состо ние 1 триггер 15 устанавливаетс 

в нулевое состо ние, выключа  тем самым генератор 20. По спаду сигнала Обращение процесс записи в выбранный накопительньй элемент 4 считаетс  законченным. Если в момент

поступлени  сигнала Обращение на выходе компаратора 21 сигнал соответствует 1, то устанавливаетс  в единичное состо ние триггер 11, который в свою очередь включает управл емьш генератор 17 втекающего тока,

При этом выходное напр жение начинает ускоренно уменьшатьс , в результате чего через некоторое врем  на выходе компаратора 21 устанавливаетс  сигнал О, и триггер переходит в нулевое состо ние, выключа  тем самым генератор 17. Одновременно после перехода триггера 11 в нулевое состо ние элемент И 12 выдает сигнал, по

фронту которого устанавливаютс  в единичное состо ние триггеры 13 и 15, и далее процесс записи происходит по описанному алгоритму.

При наличии в устройстве неисправности , когда выходное напр жение выбранного накопительного элемента 4 за интервал времени, равньй длительности сигнала Обращение, не устанавливаетс  по значению равным входовому коду , включенные ранее триггеры 11, 4 и 15 АОК 7 при этом не сбрасываютс , и через элемент ИЛИ 16 сигнал с нихnocTjTiaeT на 3 -вход триггера 9, которьй по спаду сигнала Обращение

устанавливаетс  в единичное состо ние , индициру  при этом аварийньй режим работы устройства. После устранени  неисправности триггер 9 приводитс  в

исходное состо ние подачей импульса шине Сброс на его вход .

Claims (2)

1. МНОГОКАНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ КОДА В НАПРЯЖЕНИЕ, содержащий цифроаналоговый тель, блок сравнения, выходной коммутатор и ных элементов, выходы йены с соответствующими первыми выходными шинами и первыми входами выходного коммутатора, выход которого подключен к первому входу блока сравпреобразоваблок коррекции, Л накопителькоторых соедиобразователя, отличающий-, с я тем, что,,с целью повышения достоверности преобразования, в него введены входной коммутатор и анали- . затор обработки кода, первый, второй, третий, четвертый и пятый входы которого соединены соответственно с первым и вторым выходами блока сравнения, шинами Запись¹’;, Обращение и Сброс,первый выход анализатора отработки кода - с второй выходной шиной, а вторые выходы - с управляющими входами блока коррекции, выход которого подключен к первому входу входного коммутатора, выходы которого соединены с входами накопительных 5 элементов, при этом шина КодТОнапряжения подключена к входу цифроаналогового преобразователя, а шина _ Код номера элемента подключена к

Π63475

2. Преобразователь по п.1, о тличающийся тем, что анализатор обработки кода выполнен на З'К триггере, четырех D - триггерах, двух элементах ИЛИ, элементе И и дешифраторе, первый вход которого соединен с третьим входом анализатора отработки кода, второй дход - с четвертым входом анализатора отработки кода ис С - входом ЗК - триггера, первый выход дешифратора - с первым входом первого элемента ИЛИ и прямым 5 -входом ЗК -триггера, второй выход - с С - входом первого Ό -триггера и с прямым входом элемента И, инверсный вход которого подключен к выходу первого Ό -триггера и первому входу второго'элемента ИЛИ, а выход - к С — входу второ го О - триггера и к второму входу первого элемента ИЛИ, выход которого соединен с С - входами третьего и четвертого □ - триггеров, Ό-и R входы которых соединены с первым входом анализатора обработки кода, а их выходы - соответственно с вторым и третьим входами второго элемента ИЛИ. выход которого подключен к 3 входу ЗК - триггера, инверсный вход которого соединен с D - и R - входами первого и второго D - триггеров и вторым входом анализатора отработки кода, R - вход ЗК - триггера - с пятым входом анализатора отработки кода, выход Зк- триггера - с первым выходом анализатора отработки кода, вторые выходы которого подключены к выходам D - триггеров.