SU1160290A1 - Одноразрядный четверичный сумматор - Google Patents
Одноразрядный четверичный сумматор Download PDFInfo
- Publication number
- SU1160290A1 SU1160290A1 SU843704654A SU3704654A SU1160290A1 SU 1160290 A1 SU1160290 A1 SU 1160290A1 SU 843704654 A SU843704654 A SU 843704654A SU 3704654 A SU3704654 A SU 3704654A SU 1160290 A1 SU1160290 A1 SU 1160290A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- operand
- module
- adder
- Prior art date
Links
- 0 CCC(C(C)C(C(C)C(C1)C2)(C(CC)(CC3)[C@](C)*)[C@]23C1*=C)C(C)(C)*NC Chemical compound CCC(C(C)C(C(C)C(C1)C2)(C(CC)(CC3)[C@](C)*)[C@]23C1*=C)C(C)(C)*NC 0.000 description 2
Landscapes
- Complex Calculations (AREA)
Description
Изобретен ιθ относится к вычислительной технике и может быть исполь-. эовано при построении быстродействующих устройств обработки цифровой информации. 5
Целью изобретения является упрощение одноразрядного четверичного сумматора.
На чертеже изображена блок-схема предложенного сумматора. ю
Одноразрядный четверичный сумматор содержит элементы РАВНОЗНАЧНОСТЬ 1-4, элементы СЛОЖЕНИЕ ПО МОДУЛЮ ДВА 5 и 6 с инверсным выходами, входы 7 и 8 старших разрядов и первого и второго операндов, входы 9 и 10 младших разрядов первого и второго операндов, вход 11 переноса из предыдущего разряда сумматора, выходы старшего 12 и младшего 13 , 20
разрядов результата и выход 14 переноса в старший разряд сумматора.
Сумматор работает следующим образом.
На входы 7 и 9 подается обратный 25 код первого операнда, а на входы 8 И 10 - прямой код второго операнда. Выход 14 соединяется с входом переноса старшего разряда, вход 11 - с выходом переноса предыдущего разряда'. С выходов 12 и 13 снимается прямой код результата, причем выход 12 является выходом старшего разряда, а выход 13 - выходом младшего разряда четверичной цифры результата.
На выходе 14 реализуется булевая функция
3β(ΧοΡ(Χ1;Χ3,«(Χ2,β(Χ2,Χι,,Χ5))))/
где Х1 и Х2 ~ значения соответственно старшего и младшего двоичных разрядов
и-го четверичного разряда первого операнда,
X 3 и Х4 - то же, для второго операнда;
Х5 - перенос из (4-1)-го
четверичного разряда,
соответствующая формированию переноса в (4+1)-й четверичный разряд. На выходах 12 и 13 реализуются соответственно функции
5; 4 = Х4® Х3Ф Я (X г ,К(Х-2-Х,Хд»»
5; г -- X 2® XX 5 ,
соответствующие формированию старшего и младшего двоичньк разрядов ϊ-го четверичного разряда результата.
Claims (2)
- ОДНОРАЗРЯДНЫЙ ЧЕТВЕРИЧНЫЙ СУММАТОР, содержащий элементы РАВНОЗНАЧНОСТЬ, причем первый вход первого элемента РАВНОЗНАЧНОСТЬ является входом переноса из предыдущего разряда сумматора, отличающийся тем, что, с целью упрощения сумматора, он содержит два элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, инверсный вькод первого из которьк является вькодом старшего разряда результата, инверсный выход второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА выходом младшего разряда результата, а его первый вход - входом младшего разряда первого операнда и соединенс вторым входом первого элемента РАВНОЗНАЧНОСТЬ и первым входомвторого элемента РАВНОЗНАЧНОСТЬ, второй вход второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА является входом младшего разряда второго операнда и соединен с третьим входом первого элемента РАВНОЗНАЧНОСТЬ, третий вход второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ, вы- . ход которого соединен с вторым входом второго элемента РАВНОЗНАЧНОСТЬ, вькод которого соединен с первым входом первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА и первым входом Третьего элемента РАВНОЗНАЧНОСТЬ, второй вход которого является входом старшего разряда первого операнда и соединен с вторым входом первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА и первым входом четвертого элемента РАВНОЗНАЧНОСТЬ, третий вход является входом старшего разряда второго операнда и соединен с третьим входом первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, а выход - с вторым входом четвертого элемента РАВНОЗНАЧНОСТЬ, выход которого является выходом переноса сумматора. .>»1160400
- 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843704654A SU1160290A1 (ru) | 1984-02-21 | 1984-02-21 | Одноразрядный четверичный сумматор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843704654A SU1160290A1 (ru) | 1984-02-21 | 1984-02-21 | Одноразрядный четверичный сумматор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1160290A1 true SU1160290A1 (ru) | 1985-06-07 |
Family
ID=21105031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843704654A SU1160290A1 (ru) | 1984-02-21 | 1984-02-21 | Одноразрядный четверичный сумматор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1160290A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2792633C1 (ru) * | 2022-03-29 | 2023-03-22 | Федеральное государственное бюджетное учреждение науки Институт физики металлов имени М.Н. Михеева Уральского отделения Российской академии наук (ИФМ УрО РАН) | Способ дозиметрии фотонных и корпускулярных ионизирующих излучений |
-
1984
- 1984-02-21 SU SU843704654A patent/SU1160290A1/ru active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2792633C1 (ru) * | 2022-03-29 | 2023-03-22 | Федеральное государственное бюджетное учреждение науки Институт физики металлов имени М.Н. Михеева Уральского отделения Российской академии наук (ИФМ УрО РАН) | Способ дозиметрии фотонных и корпускулярных ионизирующих излучений |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100500855B1 (ko) | 연산장치의연산방법,기억매체및연산장치 | |
US4573137A (en) | Adder circuit | |
US4450432A (en) | Binary MOS parallel comparators | |
FI862883A0 (fi) | Krets foer komplementering av binaera tal. | |
US4683548A (en) | Binary MOS ripple-carry parallel adder/subtracter and adder/subtracter stage suitable therefor | |
CA1229172A (en) | Logic adder circuit | |
SU1160290A1 (ru) | Одноразрядный четверичный сумматор | |
Mukhopadhyay et al. | New coding scheme for addition and subtraction using the modified signed-digit number representation in optical computation | |
US4873660A (en) | Arithmetic processor using redundant signed digit arithmetic | |
Awwal et al. | fast carry free adder design using QSD number system | |
US3716843A (en) | Modular signal processor | |
EP0582311B1 (en) | Parallel-serial data converter | |
US4837791A (en) | Counter | |
RU2018927C1 (ru) | Сумматор по модулю три | |
JP2885402B2 (ja) | 並列形全加算器の桁上げ伝搬回路 | |
SU1160400A1 (ru) | Одноразр дный четверичный сумматор | |
Sreelakshmi et al. | A novel approach to the learning of vinculum numbers in two’s compliment method for BCD arithmetic operations | |
SU1019441A1 (ru) | Двоично-дес тичный сумматор | |
SU1672439A1 (ru) | Устройство дл суммировани М чисел | |
RU2018926C1 (ru) | СУММАТОР ПО МОДУЛЮ 2n+1 | |
RU2037268C1 (ru) | Преобразователь двоично-десятичного кода 8-4-2-1 в код 5-4-2-1 | |
SU1023322A1 (ru) | Одноразр дный четверичный сумматор | |
SU930313A1 (ru) | Преобразователь двоично-дес тичного кода в двоичный | |
SU951300A2 (ru) | Устройство дл возведени в квадрат @ -разр дных двоичных чисел | |
SU1753599A1 (ru) | Устройство дл преобразовани знакоразр дного кода в дополнительный двоичный код |