SU1149272A1

SU1149272A1 - Processor-to-storage interface

Info

Publication number: SU1149272A1
Application number: SU833616997A
Authority: SU
Inventors: Валерий Дмитриевич Остриков
Original assignee: Предприятие П/Я А-7292
Priority date: 1983-07-07
Filing date: 1983-07-07
Publication date: 1985-04-07

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОДЕССОРА С ПАМЯТЬЮ, содержащее группу приемопередатчиков, первый регистр, дешифратор, триггер выборки , дешифратор адреса, причем входы - выходы приемопередатчиков группы подключены к входам-выходам устройства , выходы приемопередатчиков группы подключены к входам первого регистра, старшие разр ды первой группы выходов которого подключены к входам дешифратора, старшие разр ды вькодов приемопередатчиков группы подключены к входам дешифратора адреса, выход которого подключен к информационному входу триггера выборки, отличающеес тем, что, с целью повьшени быстродействи , оно содержит второй регистр , семь коммутаторов, счетчик адреса, второй дешифратор, одиннадцать элементов И, триггер за вки, триггер синхронизации, триггер записи , п ть элементов НЕ, первый и второй элементы задержки, элемент ШШ-НЕ, причем вход синхронизации адреса устройства через первый элемент НЕ подключен к входу второго элемента НЕ; выход которого подключен к синхровходу триггера выборки. инверсный выход которого подключен к первым инверсным входам первого и второго элементов И, вторые инверсные входы которых подключены соответственно к входам ввода и вывода устройства, а выходы подключены соответственно к первому входу элемента ИЛИ-НЕ и входу третьего элемента НЕ, выход которого подключен к синхровходу триггера записи, пр мой и инверсный выходы которого подключены соответственно к первьм входам третьего и четвертого элементов И, вторые входы которых соединены с пр мым выходом триггера синхронизации , а выходы подключены соответст (Л венно к входу п того элемента И и управл ющим входам приемопередатчиков группы,вход синхронизации устройства подключен к первым входам элементов И с шестого по одиннадцатый, вторые входы которых подключены соответственно к пр мому и инверсному выходам триггера за вки, пр мому и инг версному выходам триггера синхронисо зации, выходу п того элемента И и ГС выходу четвертого элемента НЕ, вы ходы элементов И с шестого по одиню надцатый подключены соответственно к входам установки в 1 и установки в О триггера синхронизации, входам первого и второго элементов за- держки, первому и второму управл ющим входам первого коммутатора, информационный , вход которого подключен к выходу дешифратора, а выход подключен к выходам разрешени выборки устройства с первого по N-й, выход первого элемента задержки через п тый элемент НЕ подключен к выходу подтверждени A MEMORY PRODESSOR PAIRING DEVICE containing a transceiver group, a first register, a decoder, a sample trigger, an address decoder; which are connected to the inputs of the decoder, the upper bits of the codes of the transceivers of the group are connected to the inputs of the address decoder, the output of which is connected to the information input t A sample trigger, characterized in that, in order to improve speed, it contains a second register, seven switches, an address counter, a second decoder, eleven AND elements, a trigger trigger, a synchronization trigger, a recording trigger, five HE elements, the first and second elements delays, the element SHS-NOT, and the input synchronization address of the device through the first element is NOT connected to the input of the second element NOT; the output of which is connected to the trigger trigger sampling. whose inverse output is connected to the first inverse inputs of the first and second And elements, the second inverse inputs of which are connected respectively to the input and output inputs of the device, and the outputs are connected respectively to the first input of the OR-NOT element and the input of the third element NOT, the output of which is connected to the trigger synchronous input records whose direct and inverse outputs of which are connected respectively to the first inputs of the third and fourth And elements, the second inputs of which are connected to the direct output of the synchronization trigger, and the outputs n Connected respectively to the input of the fifth And element and to the control inputs of the group's transceivers, the synchronization input of the device is connected to the first inputs of the And elements from the sixth to the eleventh, the second inputs of which are connected respectively to the direct and inverse outputs of the trigger of the trigger, direct and ing to the synchronization trigger trigger outputs, the output of the fifth element AND and the HS at the output of the fourth element NOT, the outputs of the elements AND from the sixth to the eleventh are connected respectively to the inputs of the installation in 1 and set to O of the trigger trigger synchronization, inputs of the first and second delay elements, the first and second control inputs of the first switch, information, the input of which is connected to the output of the decoder, and the output connected to the outputs of resolution of the device from the first to the Nth, output of the first delay element through This item is NOT connected to the confirmation output.

Description

приема - выдачи устройства и соединен с входами установки в О триггеров за вки и записи, информационные входы которых подключены к входу логической 1 устройства, выход второго элемента И подключен к входу записи первого регистра и соедиг иен с вторым входом элемента ИЛИ-НЕ вькод которого подключен к синхровходу триггера за вки, выход старших разр дов второго регистра подключен к входу второго дешифратора, выход. п того элемента И подключен к входу четвертого элемента НЕ, выход второго элемента НЕ подключен к входу записи второго регистра, информационный вход которого соединен с информационным входом первого регистра, выход младших разр дов которого подключен к первому информационному входу второго коммутатора, второй информационньй и управл ющий входы которого подключены соответственно к выходу дешифратора и к выходу второго старшего разр да первого регистра , первый старший разр д которого подключен к управл ющему входу третьего коммутатора5 первый и второй информационные входы которого подключены к пр мому и инверсному выходам второго коммутатора, а выход подключен к информационным выходам устройства с первого по Н-й адресные выходы устройства подключены к выходу четвертого коммутатора , первый информационньй вход которого подключен к выходу счетчика адреса, второй информационныйreceiving and outputting the device and connected to the inputs of the installation of the Triggers applications and recordings, the information inputs of which are connected to the input of the logical 1 device, the output of the second element AND is connected to the input of the first register and connected to the second input of the element OR NOT the code of which is connected to the synchronous input of the trigger application, the output of the higher bits of the second register is connected to the input of the second decoder, the output. The fifth element AND is connected to the input of the fourth element NOT, the output of the second element is NOT connected to the input of the second register entry, the information input of which is connected to the information input of the first register, the output of the lower bits of which is connected to the first information input of the second switch, the second information and control the inputs of which are connected respectively to the output of the decoder and to the output of the second most significant bit of the first register, the first most significant bit of which is connected to the control input of the third comm Ator5, the first and second informational inputs of which are connected to the direct and inverse outputs of the second switch, and the output is connected to the information outputs of the device from the first to the Nth address outputs of the device connected to the output of the fourth switch, the first information input of which is connected to the output of the address counter, the second informational

92729272

вход четвертого: коммутатора подключен к выходу старших разр дов первого регистра и соединен с выходом младших разр дов второго регистра , управл ющий вход четвертого коммутатора подключен к пр мому выходу триггера синхронизации, второй вход п того элемента И соединен с управл ющим входом второго коммутатора , выход второго элемента задержки подключен к счетному входу счетчика адреса, выход третьего элемента И подключен к управл ющему входу п того коммутатора, информационный вход которого соединен с входом второго дешифратора, а выходы с первого по N-й подключены соответственно к выходам записи - считывани устройства с первого по N-й, первый и второй выходы второго дешифратс а подключены соответственно к управл юпд1м входам шестого и седьмого коммутаторов, выходы которых подключены к входам приемопередатчиков группы, первые информационные входы шестого и седьмого коммутаторов подключены к первой группе выходов четвертого коммутатора , втора группа выходов которого подключена к N+1-му входу шестого коммутатора, входы с второго по N-й которс:о подключены соответственно к информационным входам устройства с второго по N-й, входы с второго по N+1-й седьмого коммутатора подключены соответственно к информационным входам устройства с первого по N-й.fourth input: the switch is connected to the output of the higher bits of the first register and connected to the output of the lower bits of the second register, the control input of the fourth switch is connected to the forward output of the synchronization trigger, the second input of the fifth element I is connected to the control input of the second switch, the output The second delay element is connected to the counting input of the address counter, the output of the third element I is connected to the control input of the fifth switch, whose information input is connected to the input of the second decoder, and The outputs from the first to the Nth are connected respectively to the write outputs — readings of the device from the first to the Nth, the first and second outputs of the second decoder are connected respectively to the control of the sixth and seventh switches, the outputs of which are connected to the inputs of transceivers of the group, the first data the inputs of the sixth and seventh switches are connected to the first group of outputs of the fourth switch, the second group of outputs of which is connected to the N + 1 st input of the sixth switch, the inputs from the second to the Nth one: o are connected respectively GOVERNMENTAL to information input device with the second N-th inputs to the second to N + 1-th seventh switch connected respectively to the data inputs of the device from the first to N-th.

Изобретение относитс к автоматике и вычислительной технике и предназначено дл сопр жени процессора мини- и микро-ЭВМ с пам тью устройства отображени и редактировани информации.The invention relates to automation and computer technology and is intended for interfacing a mini and micro computer processor with a memory of a display and editing device.

Целью изобретени вл етс повышение быстродействи за счет одновременной записи или считывани информации.The aim of the invention is to increase speed by simultaneously writing or reading information.

На фиг.1 представлена блок-схема устройства дл сопр жени процессора с пам тью. на фиг. 2 - блок-схема блока управлени и синхронизации.Figure 1 shows a block diagram of a device for interfacing a processor with a memory. in fig. 2 is a block diagram of a control and synchronization unit.

Устройство дл сопр жени процессора с пам тью содержит блок 1 управлени и синхронизации, группу приемопередатчиков 2, первый и второй регистры 3 и 4, счетчик 5 адреса, дешифратор 6, первый, второй, третий, четвертый и п тый коммутаторы 7-11, группу входов - выходов 12, выход 13 подтверждени приема - выдачи, второй дешифратор 14, шестой и седьмой ком3The device for interfacing the processor with the memory comprises a control and synchronization unit 1, a group of transceivers 2, first and second registers 3 and 4, an address counter 5, a decoder 6, first, second, third, fourth and fifth switches 7-11, group inputs - outputs 12, output 13 of acknowledgment - issue, second decoder 14, sixth and seventh room 3

мутаторы 15 и 16, вход 17 синхроимпульсов , входы - выходы канала 18, выходы 19 разрешени , информационные 20, адресные 21, записи - считывани 22 входы и информационный вход 23.mutators 15 and 16, input 17 sync pulses, inputs - outputs of channel 18, outputs 19 of resolution, information 20, address 21, write - read 22 inputs and information input 23.

Блок 1 управлени и синхронизации содержит установочные входы 24 и 25 триггера выборки 26, за вки 27, синхронизации 28 и записи 29, дешифратор 30 адреса, элементы НЕ 31 и 32, первый и второй элементы И 33 и 34, элемент ИЛИ-НЕ 35, элемент НЕ 36, первый, второй, третий, четвертый, п тый, шестой и седьмой элементы И 37-43, элементы НЕ 44, восьмой и дев тый элементы И 45 и 46, первый и второй элементы 47 и 48 задержки, элемент НЕ 49, группу входов 50 блока управлени и синхронизации (входы адресации) группу входов - выходов 51, первый и второй входы 52 и 53, первый - восьмой выходы 54-61.The control and synchronization unit 1 contains setting inputs 24 and 25 of sample trigger 26, applications 27, synchronization 28 and records 29, address decoder 30, elements NO 31 and 32, first and second elements AND 33 and 34, OR-NOT 35, He element 36, the first, second, third, fourth, fifth, sixth and seventh elements And 37-43, elements He 44, eighth and ninth elements And 45 and 46, the first and second elements 47 and 48 of the delay, element 49 , the group of inputs 50 of the control and synchronization unit (addressing inputs) the group of inputs - outputs 51, the first and second inputs 52 and 53, the first - the eighth outputs 54- 61.

Работа устройства дл сопр жени процессора с пам тью осуществл етс в следующих режимах:The operation of the processor interface to the memory is performed in the following modes:

внутреннего цикла считывани информации из всех блоков ОЗУ одновременно/internal cycle of reading information from all blocks of RAM simultaneously /

машинного цикла записи информации в блоки ОЗУ заданные первой группой кодов первого регистра 3Jcomputer cycle of recording information into blocks of RAM specified by the first group of codes of the first register 3J

машинного цикла считывани информации из блоков ОЗУ, определенных блоком 14 (блок 14 преобразует входной двоичный код в две группы управл ющих сигналов).machine cycle of reading information from the blocks of RAM defined by block 14 (block 14 converts the input binary code into two groups of control signals).

Б исходном состо нии триггера выборки 26, за вки 27 и записи 29 блока 1 управлени и синхронизации установлены в О, в первом и втором регистрах 3 и 4 хранитс информаци предшествующей операции, в счетчике 5 адреса - двоичный код адреса.In the initial state of the sampling trigger 26, application 27 and the record 29 of the control and synchronization unit 1 are set to O, the first and second registers 3 and 4 store the information of the preceding operation, the address counter 5 contains the binary address code.

В режиме внутреннего цикла считывани информации, т.е. когда триггер 28 синхронизации блока И управлени и синхронизации находитс в нулевом состо нии, синхронизирующий импульс, поступак дий по входу 17 через блок 1 управлени и синхронизации , поступает на вход счетчика 5 адреса и увеличивает содержимое счетчика 5 на 1, а проход через элемент И 46 блока 1 управлени и синхронизации, поступает на второй управл юидагй вход коммутатора 9, формиру тем самым на выходах коммутатора 9 импульсы разрешени поIn the internal reading cycle mode, i.e. when the trigger 28 of the synchronization of the AND control and synchronization block is in the zero state, the synchronizing pulse, the input on input 17 through the control and synchronization block 1, enters the input of the counter 5 of the address and increases the contents of the counter 5 by 1, and the passage through the AND 46 element control and synchronization unit 1, is fed to the second control input of the switch 9, thereby forming at the outputs of the switch 9 resolution pulses

9272492724

всем чейкам блоков ОЗУ. При этом потенциал низкого уровн единичного выхода триггера 28 синхронизации блока 1 управлени и синхронизации 5 формирует на п том выходе блока 1 управлени и синхронизагу и управл ющий сигнал низкого уровн , который разрешает передачу информации на выходы коммутатора 10 с вторых информационных входов, т.е. с выходов счетчика 3 адреса, а через элемент И 41 блока 1 управлени и синхронизации формирует управл ющий сигнал низкого уровн на шестом выходе блока 1all cells of ram blocks. At the same time, the low-level potential of the unit output of the trigger 28 of the synchronization unit 1 of control and synchronization 5 forms, at the fifth output of the control unit 1 and synchronization, a low-level control signal that permits the transmission of information to the outputs of the switch 10 from the second information inputs, i.e. from the outputs of the counter 3 addresses, and through the element 41 of the control and synchronization unit 1 generates a low-level control signal at the sixth output of the block 1

5 управлени и синхронизации, который формирует на выходах коммутатора 11 низкие потенциалы считьтани на всех чейках ОЗУ. Таким образом, все . чейки ОЗУ устанавливаютс в состо ние считьгоани по адресу счетчика 5 адреса. Импульсом разрешени с выходов коммутатора 9 осуществл етс считывание информации со всех блоков ОЗУ.5 control and synchronization, which forms at the outputs of the switch 11 low potential to be found on all cells of RAM. So all. RAM cells are set to the state of the gateway at the address of the address counter 5. The enable pulse from the outputs of the switch 9 reads information from all the RAM blocks.

В режимах машинного цикла, т.е. когда по каналу 18 от процессора в устройство дл сопр жени процессора с пам тью поступает адресна In machine cycle modes, i.e. when channel 18 from the processor enters the device to interface the processor with the memory

0 -часть, банк ОЗУ, который совпадает с адресом устройства дл сопр жени процессора с пам тью, то синхронизирующий сигнал процессора СИЛ произведет установку триггере 26 выборки0 is a part of the RAM bank that coincides with the address of the device for interfacing the processor with the memory, then the clock signal of the SIL processor will set the trigger 26 to the sample

блока 1 управлени и синхронизации в единичное состо ние и запись адресной части через приемопередатчики 2 в первый регистр 3. Низкий потенциал нулевого выхода триггера 26 выборки разрешает прием из канала сигналов КВвод или КВывод. Если по окончании адресной части обращени к каналу процессор вырабатывает сигнал КВвод, то этим сигналом в блоке 1 управлени и синхронизации осуществл етс установка триггера 27 за вки в единичное состо ние. Триггер 29 записи блока t управлени и синхронизации остаетс в исходном нулевом состо нии. Синхронизирующий импульс, поступающий по входу 17, переписьгоает содержимое , триггера 27 за вки в триггер 28 синхронизации , т.е. устанавливает его unit 1 of control and synchronization in the unit state and writing the address part through transceivers 2 to the first register 3. The low potential of the zero output of the trigger 26 of the sample allows reception of Kvvod or KVyvod signals from the channel. If at the end of the address part of the channel access the processor generates an ACK input signal, then this signal in the control and synchronization unit 1 sets the trigger 27 of the application to one state. The trigger 29 of the recording of the control and synchronization unit t remains in the initial zero state. The sync pulse arriving at the input 17 census the contents, the trigger 27 applications into the trigger 28 synchronization, i.e. sets it up

5 в единичное состо ние, тем самым переводит устройство дл сопр жени процессора с пам тью в режим машинного цикла считывани информации. Потенциал высокого уровн единич ного выхода триггера 28 синхронизации по п тому выходу блока 1 управлени и синхронизации поступает на управл ющий вход коммутатора 10 и разрешает передачу информации на вы ходы коммутатора 10 с первых информационных входов, т.е. с выходов первого и второго регистров 3 и 4, формирует на выходе элемента И 41 управл ющий сигнал низкого уровн шестого выхода блока 1 управлени и синхронизации5 который формирует на выходах коммутатора 11 низкие по тенциалы считывани на всех чейках ОЗУ, а проход через элемент И 43 и элемент НЕ 44, разрешает прохожде нию синхроимпульсу через элемент И 46 по восьмому выходу блока 1 управлени и синхронизации. Синхроимпульс , поступающий по входу 17 че рез блок 1 управлени и синхронизации по восьмому выходу, поступает на второй управл ющий вход коммутатора 9, формиру тем самым на выходах коммутатора 9 импульсы разрешени по всем чейкам ОЗУ. Таким образом, все чейки ОЗУ устанавлива ютс в состо ние считывани информа ции по адресу, задаваемому кодом второй группы кодов первого регистр 3 и первой группой кодов второго регистра 4, Импульсами разрешени выходов коммутатора 9 осуществл етс считывание информации с блоков ОЗУ на входы приемопередатчиков 2 через-коммутаторы 15 и 16,. управл ю щие сигналы на которых заданы вторым дешифратором 14 с выходов перво группы кодов первого регистра 3. Высокие потенциалы единичного вы хода триггера 28 синхронизации и нулевого выхода триггера 29 записи формируют на первом выходе блока 1 управлени и синхронизации разрешающий потенциал открывани приемопер датчиков 2, а синхроимпульс входа 17, поступивший через элемент И 39j через элемент 47 задержки осуществл ет установку в О триггеров за вки 27 и записи 29 и формирует подтверждающий сигнал СИП, который подаетс по каналу 18 в процессор, сигнализиру , что данные наход тс в канале . По окончании машинного цикла считывани устройство дл сопр жени процессора с пам тью переходит в режим внутреннего цикла считывани информации, Если по окончании адресной части обращени к каналу процессор вьфабатывает сигнал КВывод, то этим сигналом в блоке 1 управлени и синхронизации производитс установка 1 триггеров за вки 27 и записи 29 и формирование импульса по второму выходу блока 1 управлени и синхронизации , который осуществл ет запись во второй регистр 4 информационной части канала, поступающей по каналу 18 от процессора через приемопередатчики 2. Синхронизирующий импульс, поступающий по входу 17, переписывает содержимое триггера 27 за вки в триггер 28 синхронизации, т.е. устанавливает его в единичное состо ние, тем самым переводит устройство дл сопр жени ;роцессора с пам тью в режим машинного цикла записи информации . Триггер 29 записи блока 1 управлени и синхронизации находитс в единичном состо нии. Высокий потенциал единичного выхода триггера 28 синхронизации по п тому выходу блока 1 управлени и синхронизации поступает на управл ювщй вход коммутатора 10 и разрешает передачу информации на выходы коммута-т )ра 10 с первых информационных входе:н, т.е. с выходов первого и второго регистров 3 и 4, совместно с высоким потенциалом единичного выхода триггера 29 записи формирует на выходе элемента И 41 управл ющий сигнал шестого выхода блока 1 управлени и синхронизации, который разрешает передачу информации на выходы коммутатора 11 с первой,группы выходов первого регистра 3, т.е. формирует на выходах коммутатора 11 высокие потенциалы записи и низкие потенциалы считывани в соответствии с состо нием первой группы выходов триггеров первого регистра 3. Дальнейша работа устройства дл сопр жени процессора с пам тью определена значени ми старших разр дов информационной части второго регистра 4.( Если во второй старший разр д второго регистра 4 записано нулевое значение, то низкий потенциал с выхода триггера этого разр да разрейает передачу информации на выходы коммутатора 7 с вторых информационных входов, т.е. с выходов второй5 into a single state, thereby switching the device for interfacing the processor with the memory to a computer cycle mode of reading information. The high potential level of the unit output of the synchronization trigger 28 via the fifth output of the control and synchronization unit 1 is fed to the control input of the switch 10 and allows information to be transmitted to the outputs of the switch 10 from the first information inputs, i.e. from the outputs of the first and second registers 3 and 4, generates at the output of the element I 41 a low level control signal of the sixth output of the control and synchronization unit 1 which generates low read potentials on all the RAM cells at the outputs of the switch 11 and passes through the element 43 and the element NOT 44, permits the passage of a clock pulse through the element E46 on the eighth output of the control and synchronization unit 1. The sync pulse arriving at the input 17 through the control and synchronization unit 1 at the eighth output arrives at the second control input of the switch 9, thereby forming resolution pulses across all the RAM cells at the outputs of the switch 9. Thus, all RAM cells are set to read information at the address specified by the code of the second group of codes of the first register 3 and the first group of codes of the second register 4, and the enable pulses of the outputs of the switch 9 read information from the blocks of RAM to the inputs of transceivers 2 through switches 15 and 16 ,. The control signals on which are set by the second decoder 14 from the outputs of the first group of codes of the first register 3. The high potentials of the unit output of the trigger 28 and the zero output of the record trigger 29 form at the first output of the control and synchronization unit 1 the receiving potential of the receiver-sensor 2, and the sync pulse of input 17, received through the element I 39j through the delay element 47, installs in the O flip-flops the application 27 and the recording 29 and generates a confirmation signal CIP, which is fed through channel 18 to the processor signaling that the data is in the channel. At the end of the machine read cycle, the device for interfacing the processor with the memory goes into the internal read cycle of information. If at the end of the address part of the channel access the processor fails to turn off the output signal, then this signal in the control and synchronization unit 1 sets up the trigger for application 27 and recording 29 and forming a pulse on the second output of the control and synchronization unit 1, which records in the second register 4 the information part of the channel received through channel 18 from the processor the transceivers 2 are cut. The synchronizing pulse arriving at the input 17 rewrites the contents of the trigger 27 of the application to the trigger 28 of the synchronization, i.e. sets it to a single state, thereby switching the device for interfacing the processor with the memory to the computer cycle mode of recording information. The trigger 29 of the recording of the control and synchronization unit 1 is in the one state. The high potential of the single output of the synchronization trigger 28 at the fifth output of the control and synchronization unit 1 is fed to the control input of the switch 10 and allows the transmission of information to the outputs of the switch t 10 of the first information input: n, i.e. from the outputs of the first and second registers 3 and 4, together with the high potential of the unit output of the record trigger 29, forms the control signal of the sixth output of the control and synchronization unit 1 at the output of the element 41, which allows the transfer of information to the outputs of the switch 11 from the first, group of outputs of the first register 3, i.e. generates at the outputs of the switch 11 high write potentials and low read potentials in accordance with the state of the first group of triggers of the first register 3. Further operation of the device for interfacing the processor with the memory is determined by the values of the high bits of the information part of the second register 4. ( the second high-order bit of the second register 4 is written to zero, then the low potential from the trigger output of this bit disrupts the transmission of information to the outputs of the switch 7 from the second information inputs, i.e. from the outputs of the second

группы вьгходов второго регистра 4, и через элемент И 43 и инвертор 44 разрешает прохождение синхроимпульса через элемент И 46 по восьмому выходу блока 1 управлени и синхронизации , который поступает на второй управл ющий вход коммутатора 9, формиру тем самым на выходах коммутатора 9 импульсы разрешени по всем чейкам ОЗУ. Если в старшем разр де второго регистра 4 записано нулевое значение, то низкий потенциал выхода триггера этого разр да разрешает передачу информации на выходы коммутатора 8 пр мого кода выходов коммутатора 7, в противном случав на выходы коммутатора 8 передаютс инверсные коды выходов коммутатора 7 Таким образом, чейки ОЗУ устанавливаютс в состо ние записи и считьшани информации, определ емое соответствующими состо ни ми первой группы выходов триггеров первого регистра 3, по адресу, задаваемому кодом второй группы кодов первого регистра 3 и первой группой кодов второго регистра 4. На всех информационных входах блоков ОЗУ присутствует пр мой или инверсный код второй группы выходов второго регистра 4. Импульсами разрешени выходов коммутатора 9 осуществл етс запись информации в блоки ОЗУ и считывание информации из блоков ОЗУ в соответствии с состо нием записи (считьшани ) блока ОЗУ. Так как триггер 29 записи находитс в единичном состо нии , то считываема информаци из блоков ОЗУ через коммутаторы 15 и 16 и приемопередатчики 2 в канал 18 ЭВМ не поступает. Таким образом, устройство дл сопр жени процессора с пам тью в данном случае осуществл ет запись информации в блоки ОЗУ, определенные высоким потенциалом первой группы выходов, триггеров первого регистра 3. Запись информации в блоки ОЗУ производитс в один выбранный блок ОЗУ или в р д выбранных блоков ОЗУ одновременно. the input registers of the second register 4, and through the element 43 and the inverter 44 permits the passage of a clock pulse through the element 46 on the eighth output of the control and synchronization unit 1, which is fed to the second control input of the switch 9, thereby generating at the outputs of the switch 9 all the RAM cells. If in the high order of the second register 4 a zero value is written, the low potential of the trigger output of this bit allows information to be transmitted to the outputs of the switch 8 of the direct code of the outputs of the switch 7, otherwise the inverse codes of the outputs of the switch 7 are transmitted to the outputs of switch 7. RAM cells are set in the recording state and the information readings determined by the corresponding states of the first group of outputs of the triggers of the first register 3, at the address specified by the code of the second group of codes of the first register Istra 3 and the first group of codes of the second register 4. All the information inputs of the RAM blocks contain the direct or inverse code of the second group of outputs of the second register 4. The output enable pulses of the switch 9 record information into the RAM blocks and read information from the RAM blocks in accordance with the state of the write (sshitshany) of the RAM block. Since the recording trigger 29 is in the single state, the readable information from the RAM blocks through the switches 15 and 16 and the transceivers 2 does not enter the channel 18 of the computer. Thus, the processor interface to the memory in this case records information in RAM blocks defined by the high potential of the first group of outputs of the triggers of the first register 3. Information is recorded in the RAM blocks in one selected RAM block or in a row of selected RAM blocks at the same time.

Если во второй старший разр д второго регистра 4 записано единичное значение, то высокий потенциал выхода триггера этого разр да разрешает передачу информации на выход коммутатора 7 с первых информационных входов, т.е. с выходов дешифратора 6, входной код которого заданIf the second high-order bit of the second register 4 contains a single value, then the high potential of the trigger output of this bit permits the transfer of information to the output of the switch 7 from the first information inputs, i.e. from the outputs of the decoder 6, the input code of which is given

трем старшими разр дами второй группы выходов второго регистра 4, и через элемент И 43 разрешает прохождение синхроимпульса через элемент И 45 по седьмому выходу блока 1 управлени и синхронизации, который поступает на первый управл ющий вход коммутатора 9, формиру на выходах коммутатора 9 импульс разрешени на одном его выходе в соответствии с потенциалами входной информации (т.е. с выходами дешифратора 6), на остальных выходах коммутатора 9 присутствует потенциал низкого уровн .the three higher bits of the second group of outputs of the second register 4, and through the element 43, allows the clock to pass through the element 45 through the seventh output of the control and synchronization unit 1, which is fed to the first control input of the switch 9, generating at the outputs of the switch 9 a enable pulse one of its outputs in accordance with the potentials of the input information (i.e., with the outputs of the decoder 6), at the other outputs of the switch 9 there is a low level potential.

Если в старшем разр де второго регистра 4 записано нулевое значение, то низкий потенциал выхода триггера этого разр да разрешает передачу информации на выходы коммутатора 8 пр мого кода выходов коммутатора 7, в противном случае на выходы коммутатора 8 передаютс инверсные коды выходов коммутатора 7. Таким образом чейки ОЗУ устанавливаютс в состо ние записи и считьшани информации, определ емое соответствующими состо ни ми первой группы выходов триггеров первого регистра 3, по адресу , задаваемому кодом второй группы кодов первого регистра 3 и первой группой кодов второго регистра 4. На всех информационных входах: блоков ОЗУ присутствует пр мой или инверсный код выходов деншфратора 6. Импульсом разрешени выхода коммутатора 9, который вырабатываетс в соответствии с уровнем высокого потенциала выхода дешифратора 6, осуществл етс запись информации (запись бита 1 или О) в блоки ОЗУ и считывание информации из блоков ОЗУ в соответствии с состо инем записи (считывани ) блока ОЗУ. Так как триггер 29 записи находитс в единичном состо нии , то считываема информаци из блоков ОЗУ через коммутаторы 15 и 16 и приемопередатчики 2 в канал 18 ЭВМ не поступает. Таким образом, устройство дл сопр жени процессора с пам тью в данном случае осуществл ет запись бита 1 ли О в блоки ОЗУ, определенные высоким потенциало первой группы выходов триггеров первого регистра 3. Запись бита в блоки ОЗУ производитс в -один шлбранный блок ОЗУ или в р д выбранных блоков ОЗУ одновременно.If in the high order of the second register 4 a zero value is written, the low potential of the trigger output of this bit allows information transfer to the outputs of the switch 8 of the direct code of the outputs of the switch 7, otherwise the inverse codes of the outputs of the switch 7 are transmitted to the outputs of the switch 7. Thus the RAM cells are set to the state of recording and comparing the information defined by the corresponding states of the first group of outputs of the first register triggers 3 at the address specified by the code of the second group of codes of the first p the horn 3 and the first group of codes of the second register 4. On all information inputs: RAM blocks there is a direct or inverse code of the outputs of the denshfrator 6. The output enable pulse of the switch 9, which is produced in accordance with the high output potential of the decoder 6, records information ( writing bit 1 or O) to the RAM blocks and reading information from the RAM blocks in accordance with the state of writing (reading) of the RAM block. Since the recording trigger 29 is in the single state, the readable information from the RAM blocks through the switches 15 and 16 and the transceivers 2 does not enter the channel 18 of the computer. Thus, the processor interface to the memory in this case records the 1 bit O to the RAM blocks defined by the high potential of the first group of triggers of the first register 3. The bit is written to the RAM blocks in the single RAM block or A number of selected RAM blocks at the same time.

99

Завершение машинного цикла запи си осуществл етс синхроимпульсом входа 17, который, проход через элмент И 39 и элемент kl задержки устнавливает в О триггеры за вки 27 и записи 29 и формирует сигнал СИП;, подтверждающий запись данных. ,цл процессора. По окончании машинного цикла записи устройство дл сопр жени процессора с пам тью переходит в режим внутреннего цикла считывани информации„The completion of the machine cycle of the recording is carried out by the input pulse 17, which, passing through the control element 39 and the delay element kl, sets the triggers of application 27 and record 29 into O, and generates a CIP signal; confirming the data recording. , CPU processor. At the end of the machine cycle of recording, the device for interfacing the processor with the memory enters the mode of the internal cycle of reading information „

Таким образоНф устройство дл сопр жени процессора с пам тью осуществл ет;Thus, the processor interface to the memory is implemented;

в режиме внутреннего цикла считьгоани информации считывание информации со всех блоков ОЗУ на информационные выходы по адресу счетчика 5 адреса и увеличение содержимого счетчика 5 адреса на Г%in the internal loop counting mode, reading information from all RAM blocks to information outputs at the address of the address 5 address and increasing the content of the address 5 by G%

в режиме машинного тщкла считывани информации считьгоание информации из блоков ОЗУ в канал 18 ЭВМ соin the mode of machine readout of information, the acquisition of information from the blocks of RAM to the channel 18 of the computer with

1492721014927210

структурой выходного слова, определенной первой группой выходов первого регистра 3, по адресу, задаваемому кодом второй группы кодов пер3 вогц регистра 3 и первой группой кодов второго регистра 4 /кроме того, устройство дл сопр жени процессора с пам тью вырабатывает подтверждающий сигнал CHIIj сигнализирующий что данные наход тс в канале) /the structure of the output word defined by the first group of outputs of the first register 3 at the address given by the code of the second group of codes per3 Vogts register 3 and the first group of codes of the second register 4 / In addition, the device for interfacing the processor with the memory generates a confirmation signal CHIIj indicating that the data are in the channel) /

в режиме машинного цикла записи информации запись информации (байта или бита) в блоки ОЗУ, определенные высоким потенциалом первой группы выходов триггеров первого регистра За по адресу, задаваемому кодом второй группь кодов первого регистра 3 и первой группой кодов второго регистра 4, кроме того, устройство дл сопр жени процессора с пам тью вырабатывает подтверждающий сигнал СИП, сигнализирующий, что запись информации осуществлена.in the machine cycle mode of recording information, recording information (byte or bit) in RAM blocks determined by the high potential of the first group of outputs of the first register triggers Behind the address specified by the code of the second group of codes of the first register 3 and the first group of codes of the second register 4, in addition, the device For interfacing the processor with the memory, a confirmation CIP signal is generated, indicating that the information has been recorded.

СЧ|Midrange |

Claims

A DEVICE FOR COMBINING A PROCESSOR WITH MEMORY, containing a group of transceivers, a first register, a decoder, a sample trigger, an address decoder, the inputs and outputs of the group transceivers connected to the device inputs and outputs, the outputs of the group transceivers connected to the inputs of the first register, the highest bits of the first group connected to the inputs of the decoder, the upper bits of the outputs of the transceivers of the group are connected to the inputs of the decoder addresses, the output of which is connected to the information input of the trigger sampling, characterized in that, in order to improve performance, it contains a second register, seven switches, an address counter, a second decoder, eleven AND elements, an application trigger, a synchronization trigger, a write trigger, five NOT elements, the first and second delay elements, an element OR-HE, wherein the synchronization input of the device address through the first element is NOT connected to the input of the second element NOT; the output of which is connected to the clock input of the sample trigger, the inverse output of which is connected to the first inverse inputs of the first and second elements AND, the second inverse inputs of which are connected respectively to the input and output inputs of the device, and the outputs are connected respectively to the first input of the OR-HE element and the input of the third element NOT, the output of which is connected to the sync input of the recording trigger, the direct and inverse outputs of which are connected respectively to the first inputs of the third and fourth elements AND, the second inputs of which are connected to direct output of the synchronization trigger, and the outputs are connected respectively to the input of the fifth AND element and the control inputs of the group transceivers, the synchronization input of the device is connected to the first inputs of the AND elements from the sixth to eleventh, the second inputs of which are connected respectively to the direct and inverse outputs of the trigger of the order , direct and inverse outputs of the synchronization trigger, the output of the fifth element AND and the output of the fourth element NOT, the outputs of the elements AND from the sixth to the eleventh are connected respectively to the inputs of the set ki in 1 and setting the synchronization trigger in O, the inputs of the first and second delay elements, the first and second control inputs of the first switch, the information one, the input of which is connected to the decoder output, and the output is connected to the device sampling resolution outputs from the first to the Nth , the output of the first delay element through the fifth element is NOT connected to the confirmation output

ZZWTT ns receiving - issuing the device and is connected to the installation inputs in О triggers of the application and recording, the information inputs of which are connected to the input of logical 1 of the device, the output of the second AND element is connected to the recording input of the first register and connected to the second input of the OR-NOT element, whose output connected to the sync input of the trigger of the order, the high-order output of the second register is connected to the input of the second decoder, the output of the fifth element is connected to the input of the fourth element is NOT, the output of the second element is NOT connected to the recording input of the second register tra, the information input of which is connected to the information input of the first register, the output of the least significant bits of which are connected to the first information input of the second switch, the second information and control inputs of which are connected respectively to the output of the decoder and to the output of the second senior bit of the first register, the first senior bit of which is connected to the control input of the third switch, the first and second information inputs of which are connected to the direct and inverse outputs of the second switch, and the output under it is connected to the information outputs of the device from the first to the Nth, the address outputs of the device are connected to the output of the fourth switch, the first information input of which is connected to the output of the address counter, the second information input of the fourth: the switch is connected to the output of the upper bits of the first register and connected to the output of the lower bits the second register ·, the control input of the fourth switch is connected to the direct output of the synchronization trigger, the second input of the fifth element And is connected to the control input of the second switch, the output of the second delay element is connected to the counting input of the address counter, the output of the third element And is connected to the control input of the fifth switch, the information input of which is connected to the input of the second decoder, and the outputs from the first to the Nth are connected respectively to the recording outputs - reading the device with the first in the Nth, the first and second outputs of the second decryption> a are connected respectively to the control inputs of the sixth and seventh switches, the outputs of which are connected to the inputs of the group transceivers, the first information the moves of the sixth and seventh switches are connected to the first group of outputs of the fourth switch, the second group of outputs of which is connected to the N + 1 input of the sixth switch, the inputs from the second to the Nth of which are connected respectively to the information inputs of the device from the second to the Nth, inputs from the second through the N + 1st seventh switch are connected respectively to the information inputs of the device from the first to the Nth.