SU1434495A1 - Device for forming addresses of buffer storage - Google Patents
Device for forming addresses of buffer storage Download PDFInfo
- Publication number
- SU1434495A1 SU1434495A1 SU864130076A SU4130076A SU1434495A1 SU 1434495 A1 SU1434495 A1 SU 1434495A1 SU 864130076 A SU864130076 A SU 864130076A SU 4130076 A SU4130076 A SU 4130076A SU 1434495 A1 SU1434495 A1 SU 1434495A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- counter
- inputs
- outputs
- Prior art date
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
Изобретение относитс к вычислительной технике и используетс в блоках буферной пам ти. Цель изобретени - расширение области применени за счет формировани текущих адресов дл заданных областей буферной пам ти . Устройство содержит блок пам ти 1, арифметико-логический блок 2, регистр 3, элемент И 4, первый 5 и второй 6 счетчики, формирователь 7, сумматор 8, мультиплексор 9. Устройство предназначено дл формировани адресов дл буферной пам ти устройств приемопередачи данных по линии св зи с временным уплотнением каналов. Тракт с временным уплотнением представл ет собой две линии - линию передаваемых и линию принимаемых данных, по которым соответственно передаетс и принимаетс информаци по нескольким каналам . В каждом канальном интервале передаетс или принимаетс одно слово данных. 3 ил. G (Л сThe invention relates to computing and is used in blocks of buffer memory. The purpose of the invention is to expand the scope by forming current addresses for specified areas of the buffer memory. The device contains memory block 1, arithmetic logic unit 2, register 3, element 4, first 5 and second 6 counters, driver 7, adder 8, multiplexer 9. The device is intended to form addresses for the buffer memory of data transceivers connection with the temporary sealing of the channels. The time-multiplexed path is two lines — a line of transmitted data and a line of received data, through which information is transmitted and received on several channels, respectively. In each channel slot, one data word is transmitted or received. 3 il. G (L with
Description
4four
СОWITH
;о;about
СПSP
Изобретение относитс к вычислительной технике и может быть использовано в блоках буферной пам ти.The invention relates to computing and can be used in blocks of buffer memory.
Цель изобретени - расширение области применени за счет формировани текущих адресов заданных областей буферной пам ти.The purpose of the invention is to expand the scope by forming the current addresses of specified areas of the buffer memory.
На фиг. 1 изображена структурна схема устройства; на фиг. 2 - временна диаграмма работы устройства; на фиг. 3 - пример состо ни устройства в процессе приема и передачи сообщений .FIG. 1 shows a block diagram of the device; in fig. 2 - time diagram of the device; in fig. 3 shows an example of the state of a device in the process of receiving and transmitting messages.
Устройство лл формировани адресов буферной пам ти (фиг.1) содержит блок 1 пам ти, арифметико-логический блок (АЛБ) 2,,регистр 3, элемент И 4, первый 5, второй 6 счетчики формирователь 7 сигналов сброса, сумматор 8, мультиплексор 9, первый и второй входы 10 и 1 синхронизагщи, вход 12 загрузки , вход 13 записи чтени , первый и второй нходы 14 и 15 разрешени , первый и второй адресные входы 16 и 17, выход 18 счетчика 5, выход 19 блока пам ти 1, выход 20 счетчика 6, выход 21 формировател 7.The device for generating addresses of the buffer memory (Fig. 1) contains a memory block 1, an arithmetic logic unit (ALB) 2, register 3, element 4, first 5, second 6 counters shaper 7 reset signals, adder 8, multiplexer 9, the first and second inputs 10 and 1 of the synchronizer, the input 12 of the load, the input 13 of the read record, the first and second ports 14 and 15 of resolution, the first and second address inputs 16 and 17, the output 18 of the counter 5, the output 19 of the memory block 1, output 20 of the counter 6, the output 21 of the driver 7.
.Первый вход синхронизации устройства (вход 10) вл етс входом канальной синхронизации и предназначен дл синхронизации канальных интервалов . По перепаду 1-0 сигнала канальной синхронизации измен етс на единицу состо ние счетчика канальных интервалов (счетчик 6). ,The first device sync input (input 10) is the channel synchronization input and is intended to synchronize the time slots. By the 1-0 difference of the channel synchronization signal, the state of the slot interval counter (counter 6) changes by one. ,
Второй вход синхронизации устройства (вход 11) вл етс входом цикловой синхронизации и предназначен дл синхронизации нулевого канального интервала . По перепаду 0-1 сигнала цикловой синхронизации .формирователь 7 формирует сигнал сброса (фиг. 2) счетчика канальных интерйалов (счетчик 6 The second device sync input (input 11) is a frame synchronization input and is intended to synchronize the zero time slot. The differential 0-1 of the frame alignment signal. The shaper 7 generates a reset signal (FIG. 2) of the channel interval counter (counter 6
По входу загрузки устройства (вход 12) обеспечиваетс загрузка с выхода 2 в регистр 3 дл .получени на выходе 16 устройства текущего адреса дл тёку1цего канала (сначала дл приема, затем дл передачи). Вход записи чтени устройства (вход 13) предназначен дл стробиро- вани записи в блок 1 пам ти в зависимости от состо ни входов разрешени : от состо ни первого входа разрешени (вход 14) в цикле приема и второго входа разрешени (вход 15) в цикле передачи. Выбор входного сигнала осуществл ет м льтиплексор 9.The device load input (input 12) provides loading from output 2 to register 3 to receive the current address for the current channel at device output 16 (first for receiving, then for transmitting). The input of the read record of the device (input 13) is intended to strob write to memory block 1 depending on the state of the enable inputs: from the state of the first enable input (input 14) in the receive cycle and the second enable input (input 15) in the cycle transfer. The input signal is selected by the multiplexer 9.
344952344952
Разр дность счетчика 6 определ етс из цикла канальных интервалов тракта с временным уплотнением. Дп 32 ка калов разр дность счетчика равна 3.Counter 6 is determined from a cycle of channel intervals of the path with a temporary seal. Dp 32 ka kalov counter size is 3.
Разр дность счетчика 5 определ етс максимальной длиной сообщени по одному из каналов. При максимальнойThe length of the counter 5 is determined by the maximum message length on one of the channels. At maximum
Q длине сообщени восьми слов счетчик 5 как и блок 1 пам ти имеет разр д- ность равную трем.Q is the length of a message of eight words, the counter 5, as well as the block 1 of memory, has a width of three.
Счетчик 5 предназначен дл формировани текущего отсчета дл вьмисле15 ни ААБ 2 текущих адресов. Блок 1 пам ти предназначен дл записи и хранени отсчетов Д.ЛЯ каждого передающего и каждого приемного канала. При числе каналов 32 емкость блока 1 пам тиCounter 5 is designed to form a current count for the five 15 AAB 2 current addresses. Memory unit 1 is designed to record and store D.Li counts for each transmitter and each receive channel. With the number of channels 32, the capacity of memory block 1
20 равна 64 слова, причем разр дность слова зависит от максимальной длины сообщени . Формирование текущего адреса осуществл ет АЛБ 2, который выполн ет onepaijjiro С - В - 1 , где С 25 состо ние выхода 18 счетчика 5 (текущего отсчета); В - состо ние вько- да 19 блок 1 пам ти. Счетчик 6 формирует номер канального интервала (адрес области буферной пам ти). Сумма30 тор 8 предназначен дл согласовани входной и выходной информации, принимаемой и передаваемой из буферной пам ти. В циклах приема состо ни счетчика 6 сумматор 8 уменьшает на 1,20 is 64 words, the word depth depending on the maximum message length. The current address is formed by ALB 2, which performs onepaijjiro C - B - 1, where C 25 is the state of output 18 of counter 5 (the current count); B - state of state 19 block 1 of memory. Counter 6 generates the channel slot number (address of the buffer memory area). Sum30 torus 8 is designed to match the input and output information received and transmitted from the buffer memory. In the reception cycles of the state of the counter 6, the adder 8 decreases by 1,
ос в цикле передачи увеличивает на 1.OS in the transmission cycle increases by 1.
Каждый канальный интервал делитс на четыре цикла обращени к блоку 1 пам ти: чтение, запись, чтение, запись . Первые два обращени при прие40 ме сообщени , вторые два - при передаче сообщени .Each channel interval is divided into four cycles of accessing memory block 1: read, write, read, write. The first two calls were received when the message was received, the second two calls were sent when sending a message.
В исходном состо нии в циклах записи в блок 1 пам ти посто нно записываетс значение счетчика 5. Импульс д5 записи проходит через элемент И 4 на вход записи блока 1 пам ти.In the initial state, in the write cycles in the memory block 1, the value of the counter 5 is continuously recorded. Pulse d5 of the record passes through the element 4 to the input of the record of the memory block 1.
В циклах чтени из блока 1 пам ти считываетс значение, записанное в блок 1 пам ти в том же канальнс м интервале предыдущего цикла. В результате дл всех каналов на выходе АПД 2 формируетс и загружаетс в регистр 3 код нул - начальные текущие адреса дл каждого канала как приемного, так и п.ередагацего, так как в данном случае В С - 1 .In read cycles from memory block 1, the value written to memory block 1 in the same channel interval of the previous cycle is read. As a result, for all channels at the output of the ADF 2, code zero is generated and loaded into register 3 — the initial current addresses for each channel of both the receiver and the transmitting channel, as in this case, B C - 1.
При приходе слова сообщени ,-о чем свидетельствует логический О в цикле приема на входе 14 устрпиства, за50When a message word arrives, what the logical O indicates in the receive loop at input 14 of the device, 50
5555
прещаетс (в соответствующем канальном интервале) запись в блок 1 пам ти . Тем самым дл данного канального интервала, по которому проходит сообщение , в блоке 1 пам ти по соответствующему адресу, равному номеру канального интервала, будет записано значение С, предшествовавшее по влению сигнала на входе 14. В результате разница между текущим состо нием счетчика 5 и состо нием на выходе блока 1 пам ти в соответствуюгцем канальном интервале будет увеличиватьс на 1, что объ сн етс посто нным значение В дл данного канального интервала, вследствие запрета записи и изменение значени С в начале каждого цикла. Таким образом на входе 16 устройства формируетс текущий адрес дл соответствующего канального интервала.no more (in the corresponding channel interval) write to memory block 1. Thus, for the given channel interval over which the message passes, in block 1 of memory at the corresponding address, equal to the channel interval number, the value C, preceding the appearance of the signal at input 14, will be recorded. The output of memory block 1 in the corresponding slot will increase by 1, which is explained by a constant value B for a given channel interval, due to the prohibition of recording and a change in value C at the beginning of each cycle. Thus, at the device input 16, a current address is formed for the corresponding channel interval.
Сообщение представл ет собой последовательность слов сообщений, вызывающих по вление О на входе 14A message is a sequence of words of messages that cause an O to occur at input 14
ном интервале. По вление слова сообщени в нулевом канале (О на входе 14 ) вызывает запрет записи в блок 1 пам ти , вследствие чего состо ние выходу 19 блока 1 памлти в данном канальном интервале не измен етс , а состо ние выхода 16 устройства увеличиваетс на 1 поскольку состо ние выхода 18 продолжает увеличиватьс .Mr. interval. The occurrence of the message word in the zero channel (O on input 14) causes the prohibition of writing to memory block 1, as a result of which the state of output 19 of memory 1 does not change in this slot, and the state of output 16 of the device increases by 1 because Output 18 continues to increase.
В цикле передачи работа устройства отличаетс только тем, что о соот ношении информирует сигнал на входе 15.In the transmission cycle, the operation of the device differs only in that the ratio is informed by a signal at the input 15.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864130076A SU1434495A1 (en) | 1986-10-02 | 1986-10-02 | Device for forming addresses of buffer storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864130076A SU1434495A1 (en) | 1986-10-02 | 1986-10-02 | Device for forming addresses of buffer storage |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1434495A1 true SU1434495A1 (en) | 1988-10-30 |
Family
ID=21261280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864130076A SU1434495A1 (en) | 1986-10-02 | 1986-10-02 | Device for forming addresses of buffer storage |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1434495A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4121863A1 (en) * | 1991-07-02 | 1993-01-07 | Siemens Ag | Monitoring of buffer memory cycle to avoid overflow or clearing - counting input and output clock pulses with values summed to generate address spacing signals for indication of alarm state |
-
1986
- 1986-10-02 SU SU864130076A patent/SU1434495A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 813504, кл. G 06 F 9/36, 1981. Авторское свидетельство СССР № 1126954, кл. G U6 F 9/36, 1984. * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4121863A1 (en) * | 1991-07-02 | 1993-01-07 | Siemens Ag | Monitoring of buffer memory cycle to avoid overflow or clearing - counting input and output clock pulses with values summed to generate address spacing signals for indication of alarm state |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4366478A (en) | Signal transmitting and receiving apparatus | |
US4056851A (en) | Elastic buffer for serial data | |
KR880009520A (en) | Digital data memory system | |
US5566343A (en) | Serial data transfer apparatus for determining a reception time and a transmission time | |
SU1434495A1 (en) | Device for forming addresses of buffer storage | |
GB1397755A (en) | Synchronisation of a radio signal receiver | |
US4492983A (en) | System for decoding compressed data | |
US4121195A (en) | Error detection in digital systems | |
US5420894A (en) | Elastic storage circuit | |
EP1459291B1 (en) | Digital line delay using a single port memory | |
SU1262510A1 (en) | Interface for linking the using equipment with communication channels | |
SU1520530A1 (en) | Device for interfacing computer with communication channel | |
SU1242968A1 (en) | Buffer storage | |
SU1462328A1 (en) | Device for interfacing digital computer with communication lines | |
SU1633494A1 (en) | Decoder for phase-shift code | |
SU1083174A1 (en) | Multichannel communication device for computer system | |
SU1319077A1 (en) | Storage | |
SU510952A1 (en) | System for interfacing terminal devices with computer | |
SU1589288A1 (en) | Device for executing logic operations | |
SU1259275A1 (en) | Interface | |
SU1510009A1 (en) | Device for shaping addresses of buffer storage | |
SU733016A1 (en) | Device for writing and reading data in programmable read only memory units | |
SU1179351A1 (en) | Interface for linking computer with peripheral units | |
SU1488876A1 (en) | Buffer storage devices | |
SU1012235A1 (en) | Data exchange device |