SU1142841A1 - Device for simulating graphs - Google Patents

Device for simulating graphs Download PDF

Info

Publication number
SU1142841A1
SU1142841A1 SU833654663A SU3654663A SU1142841A1 SU 1142841 A1 SU1142841 A1 SU 1142841A1 SU 833654663 A SU833654663 A SU 833654663A SU 3654663 A SU3654663 A SU 3654663A SU 1142841 A1 SU1142841 A1 SU 1142841A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
block
vertex
model
Prior art date
Application number
SU833654663A
Other languages
Russian (ru)
Inventor
Владимир Иванович Новиков
Евгений Викторович Супрун
Вячеслав Кондратьевич Мельников
Юрий Иванович Ерофеенко
Original Assignee
Минский радиотехнический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Минский радиотехнический институт filed Critical Минский радиотехнический институт
Priority to SU833654663A priority Critical patent/SU1142841A1/en
Application granted granted Critical
Publication of SU1142841A1 publication Critical patent/SU1142841A1/en

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ГРАФОВ, содержащее генератор импульсов , выход которого соединен со счетным входом счетчика, блок моделей вершин, включающий h последовательно соединенных моделей вершин, блок формировани  топологии, первьй выход которого подключен к адресному входу первого блока пам ти и к информационному входу второго- блока пам ти, информационный выход которого соединен с входом регистра, выход которого подключен к первому входу блока формировани  топологии, выход первого блока пам ти соединен с входом датчика случайных чисел, группй выходов блока моделей вершин подключена к соответствующим адресным входам второго блока пам ти, первьй выходблока. моделей вершин соединен с входом генератора импульсов, выход которого подключен к первому информационному входу блока моделей вершин, причем в блоке моделей вершин кажда  модель вершины содержит первый и второй триггеры, два элемента И, три элемента ИЛИ, первый формирователь импульсов и счетчик, первьй и второй информационные входы которого  вл ютс  первьм и вторым информадионными входами модели вершины и соединены соответственно с первым и вторым информационными входами блока моделей вершин, первые входы установки в О первого и второго триггеров объединены и  вл ютс  первым управл кхцим входом модели вершины и соединены с первым управл ющим входом блока моделей вершин, единичньй выход первого триггера подключен к первому управл ющему входу счетчика, выход которого соединен со счетным входом второго триггера, единичньтй (Л выход которого соединен с первым с: входом первого элемента 1ШИ и с пр мым входом первого элемента И, йыход которого подключен к вторым входам установки в О первого и второго триггеров и входу первого формировател  импульсов модели вершины, нуле- 4 ND вой выход первого триггера соединен с первым входом второго элемента ИЛИ 00 4 и первым пр мым входом второго элемента И, выход которого подключен к счетному входу первого триггера, второму управл кщему входу счетчика и первому входу третьего элемента ИЛИ., второй вход которого соединен с выходом первого формировател  импульсов , второй пр мой вход второго элемента И  вл етс  вторым управл ющим входом модели вершины и соединен с вторьм управл гацим входом блока моделей вершин, первый инверсный вход первого элемента И и второй вход первого элемента ИЛИ объединены и  вл A device for simulating graphs containing a pulse generator, the output of which is connected to the counter input of the counter, a block of models of vertices that includes h serially connected models of vertices, a topology shaping unit, the first output of which is connected to the address input of the first memory block and to the information input of the second block the memory, the information output of which is connected to the input of the register, the output of which is connected to the first input of the topology shaping unit, the output of the first memory block is connected to the input of the sensor tea numbers, groups of blocks of vertices models outputs connected to corresponding address inputs of the second unit of memory, the first vyhodbloka. the vertex models are connected to the input of the pulse generator, the output of which is connected to the first information input of the vertex model block, and each vertex model contains the first and second triggers, two AND elements, three OR elements, the first pulse shaper and the counter, the first and second whose information inputs are the first and second information inputs of the vertex model and connected respectively to the first and second information inputs of the vertex model block, the first inputs of the installation in O of the first and the second flip-flops are combined and are the first control of the vertex model input and connected to the first control input of the vertex model block, the single output of the first trigger is connected to the first control input of the counter, the output of which is connected to the counting input of the second trigger, one (L output connected to the first with: the input of the first element 1 SHI and with the direct input of the first element I, the output of which is connected to the second inputs of the installation in O of the first and second triggers and the input of the first pulse shaper model vertices, zero 4 ND output of the first trigger is connected to the first input of the second element OR 00 4 and the first direct input of the second element AND, the output of which is connected to the counting input of the first trigger, the second control input of the counter and the first input of the third element OR., the second input of which is connected to the output of the first pulse former, the second direct input of the second element I is the second control input of the vertex model and connected to the second control input of the vertex model block, the first inverse input of the first element and And and the second input of the first element OR are combined and the owner

Description

ютс  третьим управл ющим входом модели вершины, второй вход второго элемента ИЛИ и инверсный вход второго элемента И-объединены и  вл ютс  четвертым управл ющим входом модели вершины, выход третьего элемента ИЛИ  вл етс  первым выходом модели вершины и соединен с соответствующим выходом группы выходов блока моделей вершин , выход первого элемента ИЛИ  вл етс  вторым выходом модели вершины и соединен с третьим управл ющим входом предьщущей модели вершины, выход второго элемента ИЛИ  вл етс  третьим выходом модели вершины и соединен q четвертым управл ницим входом предьщущей модели вершины, третий и четвертьш управл ющие входы и-и модели вершины объединены и подключены к шине нулевого потенциала, второй выход первой модели вершины соединен с первым входом блока моделей вершин, блок формировани  топологии содержит первый и второй блок,и пам ти и счетчик, причем выход первого блока пам ти соединен с информационным входом счетчика, выход которого подключен к адресному входу второго блока пам ти блока формировани  топологии, первым входом которого  вл етс  адресный .вход первого блока пам ти, управл ющий вход которого  вл етс  вторым входом блока формировани  топологии, первым выходом которого  вл етс  первьй информационный выход второго блока пам ти блока формировани  топологии , отличающеес  тем, что, с целью пов.ьш1ени  быстродействи , в устройство введены третий блок пам ти и блок синхронизации , а в каждую модель вершины введены третий элемент И, четвертый элемент ИЛИ, третий и четвертьй тригге .ры, причем в каждой модели вершины единичный выход четвертого триггера подключен к -.пр мому входу третьего элемента И и первому входу четвертого элемента ИЛИ, инверсньй вход третьего элемента И и второй вход четвертого элемента ИЛИ объединены и  вл ютс  п тым управл ющим входом модели вершины , выход четвертого элемента ИЛИ  вл етс  четвертым рыходом модели вершины и соединен с п тым управл ющим входом предьщущей модели вершины Ьлока моделей вершин, п тьй управл юпщй вход п-и модели вершины подключен к шине нулевого потенциала.The third control input of the vertex model, the second input of the second element OR and the inverse input of the second element are AND-combined and are the fourth control input of the model of the vertex, the output of the third element OR is the first output of the model of the vertex and is connected to the corresponding output of the group of outputs of the block of models vertices, the output of the first element OR is the second output of the vertex model and connected to the third control input of the previous model of the vertex, the output of the second element OR is the third output of the vertex model and connected q the fourth control input of the previous vertex model, the third and quarter control inputs and the vertex models and / and models are combined and connected to the zero potential bus, the second output of the first vertex model is connected to the first input of the vertex model block, the topology generation unit contains the first and second block, and a memory and a counter, wherein the output of the first memory block is connected to the information input of the counter, the output of which is connected to the address input of the second memory block of the topology generation unit, the first input of which is addressable The first memory block input, the control input of which is the second input of the topology shaping unit, the first output of which is the first information output of the second memory block of the topology shaping unit, characterized in that, in order to increase speed, the device the third memory block and the synchronization block are entered, and the third element AND, the fourth element OR, the third and fourth triggers are entered into each vertex model, and in each vertex model the unit output of the fourth trigger is connected to the at the third element AND and the first input of the fourth element OR, the inverse input of the third element AND and the second input of the fourth element OR are the fifth control input of the vertex model, the output of the fourth element OR is the fourth control of the vertex model and connected to the fifth control The main input of the previous model of the vertex of the block of models of the vertices, the control of the input of the n-model and the model of the vertex is connected to the bus of zero potential.

четвертьй выход первой модели вершины соединен с вторым выходом блока моделей вершин, первые входы установки в О третьего и четвертого триггеров объединены,  вл ютс  шестым управл ющим входом модели вершины и соединены с третьим управл ющим входом блока ;«оделей вершин, выход третьегоэлемента И подключен к вторым входам установки в О третьего и четвертого триггеров и входу второго формировател  импульсов модели .вершины, выход которого соединен с третьим входом третьего элемента ИЛИ модели вершины, выход второго элемента И подключен к входу установки в 1 третьего триггера, единичный выход которого соединен с первым входом установки в 1 четвертого триггера, второй вход установки в 1 которого  вл етс  третьим информационным входом модели 1 вершины и соединен с первьи выходом блока моделей вершин, третий вход первого элемента И  вл етс  четвертым информационным входом модели вершины и соединен с вторым выходом блока моделей вершин, блок синхронизации включает три элемента И, два элемента ИЛИ и два генератора импульсов, причем в блоке синхронизации выход первого элемента И подключен к первому входу первого элемента ИЛИ и к входу запуска первого генератора импульсов , выход которого соединен с первыми входами второго элемента ИЛИ и второго элемента И, выход второго генератора импульсов подключен к второму входу второго элемента ИЛИ и к первому входу третьего элемента И, второй вход первого элемента ИЛИ, вход запуска второго генератора импульсов и инверсный вход первого элемента И.объединены и  вл ютс  первым входом блока синхронизации , пр мой вход первого элемента И  вл етс  вторым входом блока синхронизации , вторые входы второго и третьег элементЬв И объединены и  вл ютс  тре- .тьим входом блока синхронизации,выходы первого элемента ИЛИ и третьего элемента И  вл ютс  соответственно первым и вторым выходами блока синхронизации , выходы второго генератора импульсов и второго элемента ИЛИ  вл ютс  соответственно третьим и четвертым выходами блока синхронизации, выходы второго элемента И и иергюгоthe fourth output of the first vertex model is connected to the second output of the vertex model block, the first inputs of the installation in O of the third and fourth triggers are combined, are the sixth control input of the vertex model and connected to the third control input of the block; the vertex model, the output of the third element I is connected to the second inputs of the installation in O of the third and fourth triggers and the input of the second pulse generator of the model of the vertex, the output of which is connected to the third input of the third element OR of the vertex model, the output of the second element AND connected n to the installation input to 1 of the third trigger, the unit output of which is connected to the first input of the installation to 1 of the fourth trigger, the second input of installation to 1 of which is the third information input of model 1 of the vertex and connected to the first output of the vertex model block, the third input of the first element AND is the fourth information input of the vertex model and is connected to the second output of the vertex model block; the synchronization block includes three AND elements, two OR elements and two pulse generators, and in the synchronization block, the output of the first ele ENT is connected to the first input of the first element OR and to the start input of the first pulse generator, the output of which is connected to the first inputs of the second OR element and the second element AND, the output of the second pulse generator is connected to the second input of the second OR element, and to the first input of the third AND element, the second input of the first element OR, the start input of the second pulse generator and the inverse input of the first element I. are combined and are the first input of the synchronization unit; the direct input of the first element I is the second input of the block synchronization, the second inputs of the second and third element And are combined and are the third input of the synchronization unit, the outputs of the first OR element and the third And element are respectively the first and second outputs of the synchronization unit, the outputs of the second pulse generator and the second element OR are respectively the third and fourth outputs of the synchronization unit, the outputs of the second element I and jergugo

генератора импульсов  вл ютс  соответственно п тым и шестым выходами блока синхронизации, выход датчика случайных чисел подключен к информационному входу третьего блока -пам ти выход которого соединен с вторым информационным входом блока моделей вершины, первый и второй выходы которого подключены соответственно к первому и второму входам блока синхронизации , первый выход которого соединен со вторым входом блока формировани  топологии, второй выход которого подключен к адресному входу третьего блока пам ти, вход управлени  записью которого соединен с третьим выходом блок.а синхронизации, четвертый выход которого соединен с третьим входом блока формировани  топологии, третий выход которого подключен к третьему входу блока синхронизации , второй выход которого соединен с третьим управл ющим входом блока моделей вершин, первьш управл ющий вход которого подключен к п тому выходу блока синхронизации, шестой выxo которого соединен с вторым управл ющим входом блока моделей вершин и входом управлени  записью второго блока пам ти.pulse generators are respectively the fifth and sixth outputs of the synchronization block, the output of the random number sensor is connected to the information input of the third block, the output of which is connected to the second information input of the vertex model block, the first and second outputs of which are connected respectively to the first and second inputs of the block synchronization, the first output of which is connected to the second input of the topology shaping unit, the second output of which is connected to the address input of the third memory block, the recording control input The second one is connected to the third output of the synchronization block, the fourth output of which is connected to the third input of the topology shaping unit, the third output of which is connected to the third input of the synchronization unit, the second output of which is connected to the third control input of the vertex model block, the first control input of which connected to the fifth output of the synchronization unit, the sixth pin of which is connected to the second control input of the vertex model block and the write control input of the second memory block.

Изобретение относитс  к вычислительной технике, а именно к специал зированньпм стохастическим модел м, и может быть использовано при исследовании сложных систем, решении задач сетевого планировани  и управлени , теории алгоритмов и других разделов кибернетики, при этом средства цифрового программного управлени  позвол ют примен ть его в комплексах автоматизации научных исследований. Известно устройство дл  моделировани  графов, содержащее генератор импульсов, счетчик, блок моделей вершин , блок формировани  топологии,блок пам ти, датчик случайных чисел и дешифратор . Кажда  модель вершины содержит блок пам ти, коммутатор, триг:гер , элементы И, ИЛИ, ИПИ-НЕ, первый и второй счетчики СО.; Недостатком этого устройства  вл етс  низкое быстродействие, св занное с последовательным принципом функционировани . Наиболее близким к изобретению  вл етс устройство дл  моделировани  графов, содержащее генератор импульсов , верхний выход которого соединен с входом счетчика, блок моделей вершин, блок формировани  топологии, первый управл нщий выход которого соединен с первым управл ющим входом блока моделей вершин, первый блок пам ти, выход которого соединен с входом датчика случайных чисел, выход которого подключен к первому информационному входу блока моделей вершин, второй информационный вход которого соединен с вькодом генератора импульсов , регистр и второй блок пам ти, информационный выход которого соединен с входом регистра, выход которого соединен с информационным входом блока формировани  топологии, управ- л кщий вход которого соединен.с входом генератора импульсов и управл ющим выходом блока моделей вершин, информационный выход блока формировани  топологии соединен с адресным входом первего блока пам ти и информационным входом второго блока пам ти , второй управл ющий выход, блока формировани  топологии соединен с управл ющим входом второго блока пам ти и вторым управл ющим входом блока моделей вершин, группа управл ющих выходов которого соединена с адресными входами второго блока пам ти , кроме Toroi блок моделей вершин содержит п последовательно соединенных моделей вершин, кажда  из которых содержит первьй и второй триггеры, два элемента И, три элемента ИЛИ, формирователь и счетчик, первый и второй информационные входы которого  вл ютс  первым и вторым информационными входами модели вершины и соединены соответственно с первым и вторым информационными входами блока вершин, первые входы 11 установки в О первого и второго триггеров объединены и  вл ютс  первым управл к цим входом модели вершины , который соединен с первым управл ющим входом блока моделей вершин, единичный выход первого триггера подключен к второму управл кщему вхо ду счетчика, выход которого соединен со счетным входом второго триггера, единичньш выход которого соединен с первыми входами первого элемента ШШ и первого элемента И, выход которого подключен к вторым входам установки в О первого и второго триггеров и входу формировател , нулевой выход первого триггера соединен с первыми входами второго элемента ИЛИ и второго элемента И, выход которого подключен к счетному входу первого триггера, первому управл кщему входу счетчика и первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом формировател , второй вход второго элемента И  вл етс  вторым управл ющим входом модели вершины и соединен с вторым управ л кицим входом блока моделей вершин, вторые входы первого элемента И и первого элемента ИЛИ объединены и  вл ютс  третьим управл ющим входом модели вершины, второй вход второго элемента ИЛИ и третий вход второго элемента И объединены и  вл ютс  чет вертым управл кшщм входом модели вершины, выход третьего элемента ИЛИ  вл етс  первым выходом модели вершины и соединен с соответствук цим выходом группы выходов блока моделей вершин, выход первого элемента ИЛИ  вл етс  вторым управл ющим выходом модели верпшны и соединен с третьим управл ющим входом предьдущей модели вершины, выход второго элемента ШШ  вл етс  третьим выходом модели вершины и соединен с четвертым управ л ющим входом предьщущей модели вершины , третий и четвертый управл ющий входы п-й модели вершины объединены и подключены к шине логического нул  а второй управл юпщй выход первой модели вершины соединен с первым управл кнцим выходом блока моделей вершин СЗ. Процесс функционировани  устройства можно представить в виде цикла, каждьй шаг которого состоит из трех, последовательно выполн ющихс  этапов На первом этапе наход тс  камера и 1 врем  вьтолнени  вершин, которые должны получить активность. На втором этапе назначаютс  соответствующие модели вершин, на третьем - производитс  имитаци  вьтолнени  вершин в модел х вершин. Первые два этапа производ тс  путем совместной работы всех узлов устройства, кроме генератора импульсов и счетчика. На третьем этапе рабо: ают лишь генератор импульсов , счетчик и блок моделей вер-пшн . Таким образом, три этапа каждого шага цикла функционировани  устройства производ тс  последовательно , причем на третьем этапе беспо- , лезно простаивает больша  часть узлов устройства, что снижает его быстродействие .; Цель изобретени  - повьш1ение быстродействи  работы устройства за счет совмещени  во времени процессов нахождени  времен вьтолнени  вершин, которые должны получить активность, и собственно имитации вьтолнени  вершин. Поставленна  цель достигаетс  тем, что в устройство дл  моделировани  графов, содержащее генератор импульсов, выход которого соединен со счетным входом счетчика, блок моделей вершин, включающий п последовательно соединенных моделей вершин, блок формировани  топологии, первьй выход которого подключен к адресному входу первого блока пам ти и к информационному входу второго блока пам ти , информационный выход которого соединен с входом регистра, выход которого подключен к первому входу блока формировани  топологии, выход первого блока пам ти соединен с входом датчика случайных чисел, группа выходов блока моделей вершин подключена к соответствунлцим адресным входам второго блока пам ти, первьй выход блока моделей вершин соединен с входом генератора импульсов, выход которого подключен к первому информационному входу блока моделей вершин, причем в блоке моделей вершин кажда  модель вершины содержит первый и второй триггеры, два элемента И, три элемента ШШ, первый формирователь импульсов и счетчик, первый и второй информационные входы которого  вл ютс  первым и вторым информационными входами модели вершины и соединены соответственно с первым и вторым информационными входами блока моделей вершин, первые входы установки в О первого и второго триггеров объе динены и  вл ютс  первым управл нлцим входом модели вершины и соединены с первым управл ющим входом блока моделей вершин, единичный выход первого триггера подключен к первому управл к цему входу счетчика, выход которого соединен со счетным входом второго триггера, единичный выход ко торого соединен с первым входом первого элемента ИЛИ и с входом первого элемента И, выход которого подключен к вторым входам установки в О первого и второго триг геров и входу первого формировател  импульсов модели вершины, нулевой выход первого триггера соединен с первым входом второго, элемента ИЛИ и первым пр мым входо второго элемента И, выход которого подключен к счетному входу первого триггера, второму управл ющему входу счетчика и первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом первого формировател  импульсов, второй пр мой вход второго э лемента И  вл етс  вторым управл кщим входом модели вершины и соелинен с вторым управл ющим входом блока моделей вершин, первый инверсный вход первого элемента И и второй вход первого элемента ИЛИ объединены и  вл ютс  третьим управл юпщм входом модели-вершины, второй вход второго элемента ИЛИ и инверсный вход второго элемента И объединены и  вл  ютс  четвертым управл ющим входом модели вершины, выход третьего элемента ШШ  вл етс  первым выходом мо дели вершины и соединен с соответств ющим выходом группы выходов блока мо делей вершин, выход первого элемента иЛИ  вл етс  вторым выходом модели вершины и соединен с третьим управл ющим входом предьщущей модели вершины , выхсд второго элемента ИЛИ  вл етс  третьим выходом модели вершин и соединен с четвертым управл ющим входом .предьщущей модели вершины, третий и четвертый управл кнцие входы п-й модели вершиша объединены и подключены к шине нулевого потенциала, второй выход первой модели вершины соединен с первым входом блока, моделей вершин, блок формировани  тополо гий содержит первый и второй блоки пам ти и счетчик, причем выход первого блока пам ти соединен с информационным входом счетчика, выход которого подключен к адресному входу второго блока пам ти блока формировани  топологии, первьм входом которого  вл етс  адресный вход первого блока пам ти, управл ющий вход которого  вл етс  вторым входом блока формировани  топологии, первым выходом которого  вл етс  первый информационный выход второго блока пам ти блока формировани  топологии, введены третий блок пам ти и блок синхронизации, а в каждую модель вершины введены третий элемент И, четвертьш элемент ШШ, третий и четвертый триггеры, причем в каждой модели вершины единичньм выход четвертого триггера подключен к пр мому входу третьего элемента И и первому входу четвертого элемента ИЛИ, инверсный вход третьего элемента И и второй вход четвертого элемента ИЛИ объединены и  вл ютс  п тым управл ющим входом модели вершины, выход четвертого элемента РШИ  вл етс  четвертым выходом модели вершины и соединен с п тым управл ющим входом предьщущей модели вершины блока моделей вершин, п тый управл ющий вход п-й модели вершины подключен к шине нулевого потенциала, четвертый выход первой модели вершины соединен с вторым выходом блока моделей вершин,первые входы установки в О третьего и четвертого триггеров объединены,  вл ютс  шестым управл ющим входом модели вершины и соединены с третьим управл ющим входом блока моделей вершин , выход третьего элемента И подключен к вторым входам установки, в О третьего и четвертого триггеров и входу второго формировател. импульсов модели вершины, выход которого соединен с третьим входом третьего элемента ИЛИ модели верпшны, выход второго элемента И подключен к входу . установки в 1 третьего триггера, единичньй выход которого соединен с первым входом установки в 1 четвертого триггера, второй вход установки в 1 которого  вл етс  третьим информационным входом модели верши- . ны и соединен с первым выходом блока моделей вершин, третий вход первого элемента И  вл етс  четвертым информационным входом модели вершины и соединен с вторым выходом блока моделей вершин, блок синхронизации включает три элемента И, два элемента ИЛИ и два генератора импульсов причем в блоке синхронизации выход первого элемента И подключен к первому входу первого элемента ИЛИ и к входу запуска первого- генератора импульсов , выход которого соединен с первыми входами второго элемента ИЛИ и второго элемента И, выход второго генератора импульсов подключен к вто рому входу второго элемента ИЛИ и к первому входу третьего элемента И, второй вход .первого элемента ИЛИ, вход запуска второго генератора импульсов и инверсный вход первого элемента И объединены и  вл ютс  пер вым входом блока синхронизации, пр мой вход первого элемента И  вл етс  вторым входом блока синхронизации, вторые входы второго и третьего элементов И объединены и  вл ютс  третьим входом блока синхронизации, выходы первого элемента ИЛИ и третьего элемента И  вл ютс  соответст венно первым и вторым выходами блока синхронизации, выходы второго генрратора импульсов и второго элемента ИЛИ  вл ютс  соответственно третьим и четвертым выходами блока син- хронизации, выходы второго элемента И и первого генератора импульсов  вл ютс  соответственно п тым и шестым выходами блока синхронизации, выход датчика случайных чисел подключей к информационному входу третьего блока пам ти, выход которого соединен с вторым информационным входом блока моделей вершин, первьй и второй выходы которого подключены соответственно к первому и второму входам блока синхронизации, первый выход которого соединен с вторым входом блока формировани  топологии второй выход которого подключен к ад ресному входу третьего блока пам ти вход управлени  записью которого сое динен с третьим выходом блока синхронизации , четвертый выход которого соединен с третьим входом блока формировани  топологии, третий выход ко торого подключен к третьему входу блока синхронизации, второй выход которого соединен с третьим управл ющим входом блока моделей вершин, .первый управл ющий вход которого под ключен к п тому выходу блока синхронизации , шестой выкод которого соеди нен с вторым управл ю1цим входом блока моделей вершин и входом управлени  записью второго блока г1ам ти. На фиг.1 приведена структурна  схема предлагаемого устройства; на фиг.2 - функциональна  схема модели вершин, на фиг.З - структурна  схема блока формировани  топологииJ на фиг.4 - функциональна  схема блока синхронизагчи; на фиг.З - граф, на примере которого рассматриваетс  работа устройства. Устройство содержит блок 1 моделей вершин, блок 2 формировани  топологии, счетчик 3,  вл кицийс  таймером, генератор 4 импульсов, первый блок 5 пам ти , датчик 6 случайных чисел, второй блок 7 пам ти, регистр 8, блок 9 синхронизации, третий блок 10 пам ти. Блок моделей вершин содержит п моделей (11-1)-(11-п) вершин в состав каждой из которых вход т первый и второй триггеры jiT-триггеры) 12 и 13, третий и четвертый триггеры (RS-триггеры ) 14 и 15, первьй, четвертый, второй и третий элементы ИЛИ 16-19, первьй, второй и третий элементы И 20, 21 и 22, формирователи 23 и 24 импульсов , счетчик 25. Блок 2 формировани  топологии содержит первый блок 26 пам ти, счетчик 27, второй блок 28 пам ти. Блок 9 синхронизации содержит первьй , третий и второй элементы И 29, 30 и 31, первьй и второй элементы ИЛИ 32 и 33, второй и первьй генераторы 34 и 35 импульсов. Рассмотрим функции, выполн емые структурными компонентами устройства. Блок 1 моделей вершин предназначен дл  имитации процесса выполнени  вершин. В процессе моделировани  графа каждой активной вершине автоматики назначаетс  некотора  модель 11. При поступлении единичного импульса запроса на п тые входы моделей 11 среди них выбираетс  некотора  i-  модель 11, где i-наибольший номер среди всех свободных моделей 11, На втором выходе i-й модели 11 по вл етс  единичньй импульс. По четвертому входу модели 11 поступает врем  вьтолнени  назначенной ей вершины графа. Сигнал на шестых входах моделей 11 переводит их в состо ние готовности к процессу имитации выполнени  назначенных им вериин. Как только в течение этого процесса число имиv:ii,f.on, nocTyiiiiniUHx на третий вход модели 11, становитс  равным времени пьиюлиени  назначейной ей активной вершины, на BTOpQM выходе этой модели 11 по вл етс  сигнал - требование на 5 нахождение новых активных вершин и . назначение им соответствующих моделей Как только некотора  модель 11 получает активирсть, она по своему второму выходу вьщает требование на нахождение времен выполнени  вершин последователей назначенной данной модели вершины, котора  получает активность на одном из следующих шагов моделировани .. Сигнал на седьмом входе модели 11, выставившей это требование, снимает .его. Св зи между модел ми 11 (первые и, четвертые выходы, первые и восьмые, входы), а также их дев тые и дес тые входы необходимы дл  осуществлени  дисциплины подачи рассмотренных требований . Приоритет при этом убывает в сторону моделей 11 с меньшими номе- рами. Требовани  одного вида выставл ютс  модел ми 11 только после обслуживани  всех требований другого вида. Св зь между модел ми 11 по третьим выходам и вторым входам необ-50 ходима при назначении активным вершинам свободных моделей 11 с наибольшими номерами. Блок 2 формировани  топологии предназначен дл  моделировани  топо- 35 логии графа. Дл  этого в блоке 28 пам ти каждой i-й вершине графа отведена определенна  i-  область  чеек , расположенных последовательно в пор дке возрастани  адресов. Чис- 40 ло  чеек в i-й области соответствует числу дуг, выход щих из i-й вершины графа. Информаци , характеризующа  каждую дугу, записьшаетс  в одну  чейку блока 28 пам ти и содер- 45 жит номер вершины, в которую входит данна  дуга, и признак, значение котьрого равно единице дл  последней  чейки каждой области и нулю дл  всех остальных  чеек области. 50 Уменьшенный на единицу начальный адрес i-й области блока 28 записан в  чейке с адресом i блока 26, В нулевой  чейке блока 26 записан уменьшенньй на едийицу начальный ад- 55 рее области  чеек блока 28, в которой хранитс  информаци  о начальных вершинах графа. О Продолжение табл.2 Блок 2 формировани  топологии работает при наличии управл кицих сигналов на втором н третьем входах. Ild сигналу на втором входе и при наличии номера i на первом входе из блока 26 считьюаетс  начальный адрес i области  чеек в блоке 28. По сигналам на третьем входе из блока 28 счи тываютс  последовательно номера вершин , в которые вход т дуги, выход щи из i-й вершины с.признаками (второй и третий выходы). Счетчик 3  вл етс  таймером модели . Генератор 4 вырабатывает импульсы с фиксированным периодом следовани  только при нулевом сигнале на входе. Блок 5 пам ти предназначен дл  хранени  значений веро тностей ГР(t), настраивающих датчик 6 случайных чисел на формирование слз1чайных времени t- выполнени  i-й верши ны графа, подчин кщегос  функции распределени  F(t), Блок 7 пам ти предназначен дл  хранени  текзпцего значени  моделей 1 вершины графа. Дл  этого i-й модели 11 ставитс  в соответствие i-   чейка блока 7, в которой хранитс  номер вершины назначенной i-й модели 11. Блок 7 пам ти имеет информационный , управл ющий и группу адресных входов. Запись информации в блок 7 осуществл етс  по сигналу на управл  нзщем входе. При нулевом уровне на управл ющем входе блок 7 пам ти работает в режиме считьшани  информации . Адрес, по .которому производитс  обращение к блоку 7, поступает на его адресные входы в унитарном коде. Блок 9 синхронизации предназначен дл  управлени  работой всего устройства . Блок 10 пам ти имеет адресный, информационный входы и вход управлени  записи, аналогичньй соответствующему входу блока 7. Блок 10 пам ти предназначен дл  хранени  времен выполнени  вершин, которые должны получить активность на одном из следующих шагов моделировани . Счетчик 25 имеет два объединенных по И счетных вычитакицих входа, вход разрешени  записи, информационный вход и, выход отрицательного переноса. Блок 26 пам ти имеет адресный и управл ющий входы. Считывание информации из блока 26 производитс  только при наличии единичного сигнала на его управл ющем входе. Счетчик 27 имеет информационный и счетный суммирующий входы. .Генераторы 34 и 35 вьщают единичные импульсы только при наличии единичного потенциала на их входах. В качестве всех узлов предложенного устройства могут быть использованы типовые узлы вычислительной техники соответствукицего назначени . Рассмотрим функционирование устройства на примере моделировани  графа , приведенного на фиг.5. Перед началом моделировани  сбрасываютс  триггеры и счетчики всех моделей 11 вершин, кроме модели с номером п, триггеры 12-15 которой устанавливаютс  в единичное состо ние, сбрасьтаетс  также счетчик 3, содержимое  чейки с номером п блока 7 должно быть нулевым. Так как триггер Ч 5 модели 11 с номером п находитс  в единичном состо нии , то сигнал логической единицы , пройд  через элементы ИЛИ 17 всех моделей 11, по вл етс  на четвертом выходе первой модели 11 и поступает на первьй вход блока 9 .синхронизации . Одновременно с этим, так как триггер 13 модели 11 с номером п находитс  в единичном состо нии, сигнал логической единицы, пройд  через элементы ИЛИ 16 всех моделей 11, поступает на первый выход первой из них, на второй вход блока 9 и запрещает работу генератора 4. Сигнал логической единицы, пройд  через jroMr-in- или ;i2, г.ишусклет блок 26 пам ти. Поскольку Б п-й модели 11 на инверсном входе элемента И 22 присутствует сигнал логического нул , а на пр мом входе - единицы, то элемент И 22 срабатывает и запускает формирователь 24, с выхода которого сни маетс  единичный сигнал малой длительности . Этот сигнал, пройд  через элемент ИЛИ 19, поступает на п-й адресный вход блока 7. Так ках на управл кнцем входе блока 7 присутству ет сигнал логического нул  (на инверсном входе элемента И 29 - единица , следовательно, на его выходе ноль , и генератор 35, св занный по входу с выходом элемента И 29,. а по выходу - с управл гацим входом блока 7, не запускаетс ), то оно работает в режиме Чтение и из его  чейки с адресом п считываетс .число О, которое записываетс  в регистр 8 и поступает на адресньй вход блока 26 Из  чейки с адресом О блока 26 счи тываетс  число О и записываетс  в счетчик 27. Единичный сигнал с перво го входа блока 9 запускает генератор 34, сигнал с выхода которого, пройд  через-элемент ИЛИ 33, увеличивает на единицу содержимое счетчика 27, и из  чейки с адресом 1 блока 28 считываетс  информаци  о начальной вершине графа. Номер 1 начальной вершины поступает на вход блока 5 па м ти и вызьшает считьюание из него страницы значений Р(t)J. Датчик 6 вьфабатывает случайное число t (вре м  вьтолнени  первой вершины графа) Код Ц прступает на информационный вход блока 10 пам ти, на-адресном входе которого присутствует число 1 с выхода счетчика 27. Сигнал логической единицы на управл ющем входе устройства 10 с выхода генера тора 34. приводит к записи в блок 10 величины t по адресу 1. Вместе с номером начальной верпм Hbi из блока 28 считьшаетс  единичный признак  чейки, которьй с третьего выхода блока 2 поступает на первый вход элемента И 30. На втором его входе - сигнал логический единицы с генератора 34. Единичный сигнал с выхода элемента И 30 поступает на первый вход сброса триггеров 14 и 15 модели 11 с номером п, на втором входе сброса которых присутствует единичньш потенциал с выхода элемента И 22. Триггеры 14 и 15 сбрасываютс , и сигнал логического нул  поступает на первьй вход элемента ИЛИ 17 и его состо ние становитс  равным О, обнул ютс  также элементы ИЛИ 17 всех моделей 11. Нулевой потенциал с четвертого выхода первой модели 11 поступает на первый инверсньм вход элемента И 20 п-й модели 11 и приводит к его переключению (на пр мом его входе единичный уровень с выхода триггера 13, а второй инверсный вход подключен к потенциалу логического нул ). Срабатывает формирователь 23, единичный импульс с выхода которого, пройд  через элемент ИЛИ 19, поступает на п-й адресный вход блока 7, и в регистр 8 считьюаетс  число 0. Одновременно с этим нулевой сигнал с четвёртого выхода модели 11 поступает на инверсньш вход элемента И 29, на пр мом входе которого присутствует единичный потенциал. Единичный сигнал с выхода элемента И 29, пройд  через элемент РШИ 32 запускает на считывание устройство 26 по адресу О, определ емому содержанием регистра 8. Из устройства 26 считываетс  число О и записываетс  в счетчик 27. Кроме того, запускаетс  генератор 35, единичный сигнал с его выхода, прбйд  через элемент 33, увеличивает на единицу содержимое счетчика 27, из блока 28 считываетс  номер 1 начальной вершины графа , из блока 10 - величина t , так как на его управл ющем входе - нулевой потенциал. Единичный сигнал с выхода генератора 35 поступает на вторые входы элементов И 21 всех моделей 11. Однако в силу того, что триггер 12 модели 11 с номером п установлен в 1, а триггеры 14 всех остальных моделей 11 сброшены, срабатывает только элемент И 21 модели 11 с номером п-1, единичньй сигнал с выхода которого устанавливает триггеры 12 и 14 этой модели 11, прием информации t в счетчик 25, пройд  через элемент ИЛИ 19, поступает на (п-1)-й адресный вход блока 7, на информационном входе которого присутствует номер 1 начальной вершины . Этот номер записываетс  в (п-1)-ю  чейку блока 7, так как на его управл емом входе - единичный сигнал с выхода генератора 35. Единичный признак, считанный из блока 28, пере ключает элемент И 31, сигнал с выхода которого поступает на шестые входы всех моделей 11, что приводит к сбросу триггеров 12 и 13 п-й модели 11. Так как триггеры 13 всех моделей 11 сброшены, то на первом выходе первой модели 11 - нулевой уровень, что запускает генератор 4, нач1 наетс  процесс имитации выполнени  первой вершины графа в назначенной ей модели с номером п-1. Кроме того, устанавливаетс  триггер 15 этой моде ли 11, сигнал с его выхода переключает элемент И 22, срабатьюает формирователь 24, и короткий импульс через элемент ИЛИ 19 по вл етс  на (п-1)-м адресном входе блока 7, откуда считьюаетс . число 1 , которое записываетс  в регистр 8. Единичный потенциал по вл етс  на четвертом выходе первой модели 11. Параллельно с имитацией активной вершины 1 графа начинаетс  процесс нахождени  времен вьшолнени  вершин - ее последователей , которые. получают ак-тивность на следук цем шаге моделировани . Из блока 26 считьюаетс  число 1, запускаетс  генератор 34, из блока 28 считьшаетс  номер 2 вершины . Датчик 6 вычисл ет случайное врем  tj ее вьшолнени , которое записываетс  по адресу 2 в устройство 10. По второму импульсу генератора 34 в счетчик 27 прибавл етс  еще единица, из блока 28 считьшаетс  номер 3 вершины с единичным признаком . Датчик 6 вырабатывает случайное врем  Ц, которое записываетс  по адресу 3 (содержимое счетчика 27) в блоке 10. Единич15ый признак перебрасывает в 1 элемент И 30, сигнал с выхода которого сбрасывает триггеры 14 и 15 модели 11 с номером п-1, что приводит к установке нулевого уровн  на четвертом выходе первой модели 11, запрещающего работу генератора 34.. Когда на второй счетный вход счет чика 25 (п-1)-и модели 11 поступает число импульсов, равное времени Ц выполнени  назначенной модели 11 вершины графа, сигнал с выхода счетчика 25 устанавливает триггер 13, и на первом выходе блока 1 по вл ет единичньй сигнал, запрещающий работу генератора 4. Если ранее рассмотрен ный процесс уже закончилс , на четвертом выходе первой модели 11, св занном с дес тыми входами всех моделей 11, установлен нулевой потенциал, срабатывает элемент И 20 (п-1)-и модели 11 и формирователь 23, короткий сигнал с выхода которого, пройд  через элемент ИЛИ 19, поступает на (п-1)- адресный вход блока 7, откуда считБюаетс  номер вершины 1 и записываетс  в регистр 8. Начинаетс  процесс назначени  новых активных вершин модел м 11. Срабатывает элемент И 29, запускаетс  на считывание блок 26, откуда в счетчик 27 пересылаетс  число 1. Запускаетс  генератор 35, импульс с выхода которого увеличивает на единицу содержимое счетчика 27, -из которого считываетс  номер 2 вершины, из блока 10 считываетс  врем  Ц. Второй вершине графа назначаетс  п-  модель 11, а в ее счетчик 25 записываетс  врем  tj, а также устанавливаютс  ее триггеры 12 и 14. Одновременно в п-ю  чейку блока 7 записьшаетс  номер 2 назначенной модели 11 вершины . По второму импульсу генератора 35 из блока 28 считываетс  номер 3 вершины, а из блока 10 - врем  t. Третьей вершине назначаетс  модель 11 с номером п-2, з (п-2)-ю  чейку блока 7 записьшаетс  номер 3 вершины , в счетчик 25 (п-2)-й модели 11 записываетс  число t , и устанавливаютс  триггеры 12 и 14 этой модели. По единичному признаку, считанному из блока 28, процесс назначени  моделей 11 активным вершинам заканчиваетс , запускаетс  генератор 4 и устанавливаютс  триггеры 15 моделей 11 с номерами п и п-2, хран щие в себе требовани  на нахождение времен выполнени  последователей вершин, назначенных этим модел м 11. Начинаетс  обслуживание этих требований параллельно с имитацией вьшолнени  активных вершин. Код в счетчике 3 в каждый момен т содержит текущее значение модельного времени. Таким образом, изобретение позвол ет ускорить моделирование графа по сравнению с прототипом. Степень ускорени  может быть О1т,енена по форме га u-,-HnJi+k fj maxTmt ,k)+mD; The invention relates to computing, namely, to specialized stochastic models, and can be used in the study of complex systems, solving network planning and control problems, the theory of algorithms and other sections of cybernetics, while using digital software management tools. complex automation research.  A device for modeling graphs is known, comprising a pulse generator, a counter, a vertex model block, a topology generation unit, a memory block, a random number sensor, and a decoder.  Each vertex model contains a memory block, a switch, a trig: a ger, an AND, OR, an IPI-NOT element, the first and second CO counters. ; A disadvantage of this device is the low speed associated with the sequential principle of operation.   Closest to the invention is a graph modeling device comprising a pulse generator, the upper output of which is connected to the counter input, a vertex model block, a topology shaping unit, the first control output of which is connected to the first control input of a vertex model block, the first memory block The output of which is connected to the input of a random number sensor, the output of which is connected to the first information input of the vertex model block, the second information input of which is connected to the code of the pulse generator, the register and the second memory block, the information output of which is connected to the register input, the output of which is connected to the information input of the topology shaping unit, the control input of which is connected. with the input of the pulse generator and the control output of the vertex model block, the information output of the topology shaping unit is connected to the address input of the first memory block and the information input of the second memory block, the second control output, topology shaping unit is connected to the control input of the second memory block and the second control input of the vertex model block, the group of control outputs of which is connected to the address inputs of the second memory block, except for the Toroi vertex model block contains n serially connected mono vertices, each of which contains the first and second triggers, two AND elements, three OR elements, a driver and a counter, the first and second information inputs of which are the first and second information inputs of the vertex model and are connected respectively to the first and second information inputs of the vertex block , the first inputs 11 of installation in O of the first and second triggers are combined and are the first control to the top of the vertex model, which is connected to the first control input of the vertex model block, the single output of the first trigger The ra is connected to the second control input of the counter, the output of which is connected to the counting input of the second trigger, the single output of which is connected to the first inputs of the first SH and first elements And whose output is connected to the second inputs of the first and second triggers and the input of the driver , the zero output of the first trigger is connected to the first inputs of the second element OR and the second element AND, the output of which is connected to the counting input of the first trigger, the first control input of the counter and the first input of the third element This OR, the second input of which is connected to the output of the former, the second input of the second element AND is the second control input of the vertex model and connected to the second control of the input block of the model of vertices, the second inputs of the first AND element and the first OR element are combined and are the third the control input of the vertex model, the second input of the second element OR and the third input of the second element AND are combined and are the fourth control input of the model of the vertex, the output of the third element OR is the first output of the vertex model and is connected to the corresponding output of the group of outputs of the vertex model block, the output of the first element OR is the second control output of the model of the vertex and connected to the third control input of the previous model of the vertex, the output of the second element SH is the third output of the model of the vertex and connected to the fourth control input The previous model of the vertex, the third and fourth control inputs of the nth model of the vertex are combined and connected to the logical zero bus, and the second control output of the first model of the vertex is connected to the first control of the output of the block the eye of models of vertices NW.  The operation process of the device can be represented as a cycle, each step of which consists of three successive steps. At the first stage, there is a camera and 1 peak execution time, which should receive activity.  At the second stage, corresponding vertex models are assigned, at the third stage, vertex models are simulated in vertex models.  The first two stages are performed by the joint operation of all the device nodes, except the pulse generator and the counter.  At the third stage, the operation: only the impulse generator, the counter and the block of the models of the vertical pshn.  Thus, the three stages of each step of the operation cycle of the device are performed sequentially, and at the third stage most of the device nodes are idle, which reduces its speed. ; The purpose of the invention is to increase the speed of operation of the device by combining in time the processes of finding the execution times of the vertices, which should receive activity, and the actual simulation of the execution of the vertices.  The goal is achieved by the fact that a graph modeling device containing a pulse generator, the output of which is connected to the counter input of the counter, has a block of vertex models containing n series-connected vertex models, a topology shaping unit whose first output is connected to the address input of the first memory block and to the information input of the second memory block, whose information output is connected to the input of the register, the output of which is connected to the first input of the topology shaping unit, the output of the first block the memory is connected to the input of a random number sensor, the group of outputs of the vertex model block is connected to the corresponding address inputs of the second memory block, the first output of the vertex model block is connected to the input of the pulse generator, the output of which is connected to the first information input of the vertex model block, and in the block vertex models each vertex model contains the first and second triggers, the two elements AND, the three elements SH, the first pulse generator and the counter, the first and second information inputs of which are the first and the second The information information inputs of the vertex model and are connected respectively to the first and second information inputs of the vertex model block, the first inputs of the installation in O of the first and second triggers are combined and are the first control input of the vertex model and connected to the first control input of the node of the vertex models unit the output of the first trigger is connected to the first control to the counter input, the output of which is connected to the counting input of the second trigger, the single output of which is connected to the first input of the first OR element and to the input The first element of the I, whose output is connected to the second inputs of the first and second triggers O and the input of the first pulse generator of the vertex model, the zero output of the first trigger is connected to the first input of the second, OR element and the first direct input of the second And element, whose output connected to the counting input of the first trigger, the second control input of the counter and the first input of the third OR element, the second input of which is connected to the output of the first pulse shaper, the second direct input of the second element AND the second control input of the vertex model is connected to the second control input of the vertex model block, the first inverse input of the first AND element and the second input of the first OR element are combined and the third control input of the model vertex, the second input of the second OR element and the inverse input of the second And are combined and are the fourth control input of the vertex model; the output of the third SH) element is the first output of the vertex model and is connected to the corresponding output of the group of outputs of the vertex model block; element OR is the second output of the vertex model and is connected to the third control input of the previous vertex model, the output of the second element OR is the third output of the vertex model and connected to the fourth control input. The previous vertex model, the third and fourth control inputs of the nth vertex model are combined and connected to the zero potential bus, the second output of the first vertex model is connected to the first input of the unit, the vertex models, the topology formation unit contains the first and second memory blocks and the counter The output of the first memory block is connected to the information input of the counter, the output of which is connected to the address input of the second memory block of the topology shaping unit, the first input of which is the address input of the first memory block, the equalization input of which is the second input of the topology shaping unit, the first output of which is the first information output of the second memory block of the topology shaping unit, a third memory block and a synchronization block are entered, and a third element A is entered into each vertex model , the third and fourth triggers, and in each vertex model, the unit output of the fourth trigger is connected to the forward input of the third AND element and the first input of the fourth OR element, the inverse input of the third And element, and the second the input of the fourth element OR is combined and is the fifth control input of the vertex model; the output of the fourth RSH element is the fourth output of the vertex model and is connected to the fifth control input of the previous model of the vertex model block, the fifth control input of the fifth model the vertices are connected to the zero potential bus, the fourth output of the first vertex model is connected to the second output of the vertex model block, the first inputs of the installation in O of the third and fourth triggers are combined, are the sixth control input of the vertex model and connected to the third control input of the block of vertex models, the output of the third element I is connected to the second inputs of the installation, to the third and fourth triggers and to the input of the second driver.  the pulses of the vertex model, the output of which is connected to the third input of the third element OR the models of the vertex, the output of the second element AND is connected to the input.  set to 1 of the third trigger, the unit output of which is connected to the first input of the set to 1 of the fourth trigger, the second input of the set to 1 of which is the third information input of the vertex model.  connected to the first output of the vertex model block, the third input of the first element I is the fourth information input of the vertex model and connected to the second output of the vertex model block, the synchronization block includes three AND elements, two OR elements and two pulse generators, and in the synchronization block the output The first element AND is connected to the first input of the first element OR and to the start input of the first pulse generator, the output of which is connected to the first inputs of the second OR element and the second element AND, the output of the second generator and pulses is connected to the input of the second rum Auto-OR gate and to the first input of the third AND gate, the second input. the first element OR, the start input of the second pulse generator and the inverse input of the first element AND are combined and are the first input of the synchronization unit, the direct input of the first element AND is the second input of the synchronization unit, the second inputs of the second and third elements AND are the third the input of the synchronization unit, the outputs of the first OR element and the third AND element are, respectively, the first and second outputs of the synchronization unit, the outputs of the second pulse generator and the second OR element are but the third and fourth outputs of the synchronization unit, the outputs of the second element And and the first pulse generator are respectively the fifth and sixth outputs of the synchronization unit, the output of the random number sensor is connected to the information input of the third memory block, the output of which is connected to the second information input of the block vertex models, the first and second outputs of which are connected respectively to the first and second inputs of the synchronization unit, the first output of which is connected to the second input of the topology formation unit of the second in The output of which is connected to the address input of the third memory block whose recording control input is connected to the third output of the synchronization unit, the fourth output of which is connected to the third input of the topology shaping unit, the third output of which is connected to the third input of the synchronization unit, the second output of which is connected to the third control input of the vertex model block,. the first control input of which is connected to the fifth output of the synchronization block, the sixth code of which is connected to the second control input of the block of vertex models and the recording control input of the second block of triumphant.  FIG. 1 shows a block diagram of the proposed device; in fig. 2 is a functional diagram of a vertex model; FIG. 3 is a block diagram of the topology formation unit J in FIG. 4 - functional diagram of the synchronization block; in fig. 3 is the graph, by the example of which the device operation is considered.  The device contains a block of 1 vertex models, a topology formation unit 2, a counter 3, a timer with a timer, a generator of 4 pulses, a first memory block 5, a sensor of 6 random numbers, a second memory block 7, a register 8, a synchronization block 9, a third block 10 memory  The vertex model block contains n models (11-1) - (11-n) vertices, each of which includes the first and second triggers jiT-flip-flops) 12 and 13, the third and fourth triggers (RS-flip-flops) 14 and 15, first, fourth, second and third elements OR 16-19, first, second and third elements AND 20, 21 and 22, formers 23 and 24 pulses, counter 25.  The topology shaping unit 2 comprises a first memory block 26, a counter 27, a second memory block 28.  The synchronization unit 9 contains the first, third and second elements AND 29, 30 and 31, the first and second elements OR 32 and 33, the second and first generators 34 and 35 pulses.  Consider the functions performed by the structural components of the device.  Block 1 of vertex models is intended to simulate the process of performing vertices.  In the process of modeling the graph, each model 11 is assigned to each active vertex of the automation.  When a single impulse is received for the fifth inputs of models 11, some i-model 11 is selected among them, where i is the largest number among all free models 11. A single impulse appears at the second output of the i-th model 11.  On the fourth input of model 11, the execution time of the vertex of the graph assigned to it arrives.  The signal at the sixth inputs of models 11 brings them to the state of readiness for the process of imitation of the implementation of the veriin assigned to them.  Once during this process, the number im v: ii, f. on, nocTyiiiiniUHx to the third input of model 11, becomes equal to the time it takes to play the assignment of its active vertex; on the BTOpQM output of this model 11, a signal appears — a requirement for 5 to find new active vertices and.  assigning the appropriate models to them. As soon as some model 11 receives an activism, it by its second output demands the finding of execution times of the vertices of the followers of the assigned vertex model, which receives activity in one of the next modeling steps. .  The signal at the seventh input of the model 11, which made this requirement, removes. him.  Connections between models 11 (first and fourth outputs, first and eighth, inputs), as well as their ninth and tenth inputs, are necessary to carry out the discipline of filing the requirements considered.  At the same time, the priority decreases in the direction of models 11 with smaller numbers.  Requirements of one type are exposed to models 11 only after servicing all the requirements of another type.  The connection between models 11 on the third outputs and the second inputs is necessary when assigning the active vertices to the free models 11 with the largest numbers.  The topology shaping unit 2 is designed to simulate a graph topology.  To do this, in block 28 of memory, each i-th vertex of the graph is assigned a specific i-area of the cells located sequentially in the order of increasing addresses.  The number of 40 cells in the ith area corresponds to the number of arcs emanating from the ith vertex of the graph.  The information characterizing each arc is recorded in one cell of memory block 28 and contains the number of the vertex in which the arc is included, and the sign whose value is equal to one for the last cell of each area and zero for all other cells of the area.  50 The starting address of the i-th region of block 28, reduced by one, is written in the cell with the address i of block 26. In the zero cell of block 26, the initial address of the cells of the graph 28 decreasing by unit is recorded.  О Continuation of table. 2 The topology shaping unit 2 operates in the presence of control signals at the second and third inputs.  Ild, the signal at the second input and if there is a number i at the first input from block 26, the starting address i of the cell area in block 28 is read.  The signals at the third input from block 28 read sequentially the numbers of the vertices, which include arcs, and the outputs from the i-th vertex c. signs (second and third exits).  Counter 3 is a model timer.  The generator 4 generates pulses with a fixed follow-up period only at a zero signal at the input.  Memory block 5 is designed to store the values of the likelihoods GR (t), which adjusts the sensor 6 random numbers to form the smallest time t-execution of the i-th top of the graph, subordinate to the distribution function F (t), Block 7 of the memory is designed to store the current value of the models is 1 vertex of the graph.  For this i-th model 11, the i-cell of block 7 is assigned in accordance with which the vertex number of the assigned i-th model 11 is stored.  Memory unit 7 has information, control, and a group of address inputs.  The information is recorded in block 7 by a signal at the control input.  At the zero level at the control input, the memory block 7 operates in a mode of reading information.  Address, at. which is accessed by block 7, arrives at its address inputs in the unitary code.  The synchronization unit 9 is designed to control the operation of the entire device.  Memory unit 10 has address, informational inputs and a recording control input, similar to the corresponding input of unit 7.  The memory unit 10 is designed to store the execution times of the vertices, which should receive activity in one of the following modeling steps.  Counter 25 has two integrated AND counting inputs, a recording resolution input, an information input, and a negative carry output.  Memory unit 26 has address and control inputs.  Information is read from block 26 only if there is a single signal at its control input.  Counter 27 has information and counting summing inputs.  . The generators 34 and 35 carry out single pulses only if there is a single potential at their inputs.  As all the nodes of the proposed device can be used typical computer components of the appropriate purpose.  Let us consider the operation of the device by the example of graph modeling shown in FIG. five.  Before the start of the simulation, the triggers and counters of all models of 11 vertices are reset, except for the model with the number n, the triggers 12-15 of which are set to one, counter 3 is also reset, the contents of the cell with the number n of block 7 should be zero.  Since the trigger H 5 of model 11 with the number n is in the unit state, the signal of the logical unit, passing through the elements OR 17 of all models 11, appears at the fourth output of the first model 11 and enters the first input of block 9. sync.  At the same time, since the trigger 13 of model 11 with the number n is in the unit state, the signal of the logical unit passes through the OR elements 16 of all the models 11, goes to the first output of the first one, to the second input of block 9 and prohibits the operation of the generator 4 .  The signal of the logical unit, pass through jroMr-in- or; i2, g. iskusklet memory block 26.  Since the B-th model 11 on the inverse of the input element And 22 there is a logical zero signal, and on the direct input - one, the element 22 and triggered and starts the driver 24, the output of which removes a single signal of short duration.  This signal, having passed through the element OR 19, goes to the n-th address input of block 7.  So, at the control unit of the input of block 7 there is a logical zero signal (at the inverse input of the element And 29 is one, therefore, at its output is zero, and the generator 35 connected to the output with the element And 29 ,.  and on the output — from the control of the entrance to the block 7, does not start), then it works in the Read mode and is read from its cell with the address n. the number O, which is recorded in the register 8 and is fed to the address input of the block 26, the cell with the address O of the block 26 reads the number O and writes to the counter 27.  A single signal from the first input of block 9 starts the generator 34, the signal from the output of which, having passed through the OR 33 element, increases by one the contents of counter 27, and from the cell with the address 1 of block 28 reads the information about the initial graph vertex.  The number 1 of the initial vertex arrives at the input of the 5-mi block and starts reading a page of P (t) J values from it.  Sensor 6 detects a random number t (the time of the first vertex of the graph). Code C passes to the information input of memory block 10, on whose address input there is a number 1 from the output of counter 27.  The signal of the logical unit at the control input of the device 10 from the output of the generator 34.  leads to the entry in block 10 of the value of t at address 1.  Along with the number of the initial worm Hbi from block 28, a single cell sign is found, which from the third output of block 2 is fed to the first input of the element I 30.  At its second input - the signal is a logical unit from the generator 34.  A single signal from the output of the element And 30 is fed to the first input of the reset trigger 14 and 15 of model 11 with the number n, at the second input of which there is a single potential from the output of the element And 22.  The triggers 14 and 15 are reset, and the logical zero signal is fed to the first input of the element OR 17 and its state becomes equal to O, and the elements OR 17 of all models 11 are also zeroed.  The zero potential from the fourth output of the first model 11 enters the first inverse input of the element AND 20 of the nth model 11 and leads to its switching (at its direct input there is a unit level from the output of the trigger 13, and the second inverse input is connected to the potential of logical zero).  The shaper 23 triggers, a single impulse from the output of which, having passed through the element OR 19, arrives at the nth address input of block 7, and the register 0 counts the number 0.  At the same time, the zero signal from the fourth output of model 11 is fed to the inverse input of an element 29, at the direct input of which there is a single potential.  A single signal from the output of the element And 29, having passed through the element RSHI 32, starts reading the device 26 at the address O defined by the contents of the register 8.  From device 26, the number O is read and written to counter 27.  In addition, the generator 35 starts, a single signal from its output, passes through element 33, increments the contents of counter 27, reads the number 1 of the initial graph vertex from block 28, and the value t from block 10, since its control input - zero potential.  A single signal from the output of the generator 35 is supplied to the second inputs of the elements And 21 of all models 11.  However, due to the fact that trigger 11 of model 11 with number n is set to 1, and triggers 14 of all other models 11 are reset, only element I 21 of model 11 with number n-1 is triggered, a single signal from the output of which sets triggers 12 and 14 of this model 11, receiving information t in the counter 25, having passed through the element OR 19, arrives at (n-1) -th address input of block 7, whose information input contains the number 1 of the initial vertex.  This number is recorded in the (p-1) cell of block 7, since its controlled input contains a single signal from the output of generator 35.  A single sign, read from block 28, switches element And 31, the signal from the output of which is fed to the sixth inputs of all models 11, which leads to reset of the triggers 12 and 13 of the n-th model 11.  Since the triggers 13 of all models 11 are reset, the first output of the first model 11 is zero, which starts generator 4, the simulation of the first vertex of the graph in the model n-1 assigned to it is started.  In addition, a trigger 15 of this model 11 is set, a signal from its output switches element AND 22, triggers shaper 24, and a short pulse through element OR 19 appears on the (n-1) th address input of block 7, where it is found.  the number 1, which is written to register 8.  A single potential appears at the fourth output of the first model 11.  In parallel with the imitation of the active vertex 1 of the graph, the process of finding the times of executing the vertices — its followers, begins.  get activity at the next step of modeling.  From block 26 the number 1 is counted, the generator 34 is started, from block 28 the number 2 of the vertex is counted.  Sensor 6 calculates a random time tj of its execution, which is recorded at address 2 in device 10.  For the second pulse of the generator 34, one more unit is added to the counter 27, from block 28 the number 3 vertices is counted with a single sign.  Sensor 6 generates a random time, C, which is recorded at address 3 (the contents of counter 27) in block 10.  A single sign throws into 1 element AND 30, the signal from the output of which resets the triggers 14 and 15 of model 11 with the n-1 number, which leads to the setting of zero level on the fourth output of the first model 11, prohibiting the operation of the generator 34. .  When the second counting input of the counter 25 (p-1) and model 11 receives the number of pulses equal to the time C of execution of the assigned model 11 of the graph vertex, the signal from the output of the counter 25 sets the trigger 13, and the first output of the block 1 appears signal prohibiting generator 4.  If the previously considered process has already ended, the fourth output of the first model 11, connected with the tenth inputs of all models 11, has a zero potential, the element AND 20 (n-1) and model 11 and shaper 23 are triggered, a short signal from the output which, having passed through the element OR 19, arrives at (n-1) - the address input of block 7, whence the number of vertex 1 is calculated and written to register 8.  The process of assigning new active vertices to models 11 begins.  The element 29 is triggered, the block 26 is started for reading, from where the number 1 is sent to the counter 27.  A generator 35 is started, the pulse from the output of which increases by one the contents of the counter 27, from which the number 2 of the vertex is read, from block 10 the time Z is read.  The second vertex of the graph is assigned the n-model 11, and the time tj is recorded in its counter 25, and its triggers 12 and 14 are set.  At the same time, the number 2 of the assigned model 11 of the vertex is written into the p-th cell of block 7.  The second pulse of the generator 35 from block 28 reads the number 3 of the vertex, and from block 10 reads time t.  Model 11 with the number p-2 is assigned to the third vertex, the cell of block 7 records the number 3 vertices of the block 7 (p-2), the number t is recorded in the counter 25 (p-2) -th model 11, and the triggers 12 and 14 are set models.  For a single sign read from block 28, the process of assigning models 11 to active vertices ends, generator 4 is started, and triggers 15 models 11 with numbers n and n-2 are installed, which contain the requirements for finding execution times for the followers of the vertices assigned to these models. eleven.  These requirements are serviced in parallel with simulating the execution of active vertices.  The code in counter 3 contains the current model time at each time.  Thus, the invention allows to speed up the modeling of the graph in comparison with the prototype.  The degree of acceleration can be O1t, enen in the form of ha u -, - HnJi + k fj maxTmt, k) + mD;

ni - срглнрг: числе рг1; ветплепий уni - srglnrg: including pr1; Vetleplia

нерп1И1п,1 Г1)аф;1;nerp1In, 1 G1) af; 1;

k - среднее число временных единиц выполнени  вершины графа- ,k is the average number of time units performing the vertex of the graph;

Т - врем  нахождени  длительности вьшолнени  вершины (период работы генератора 34),T is the residence time of the peak execution time (the period of operation of the generator 34),

- нреп  н.ч-пгаченп  одной ве)1Ш1не гр фа модели вершин), (период генератора 35), - nrep n.ch-pgachenp of one ve) 1Sh1ne gr fa vertex model), (generator period 35),

период работы генератора 4. generator operation period 4.

При , , Г, : rj 15: 5: 1 выигрыш в скорости моделировани  составл ет 1,75.With,, G,: rj 15: 5: 1, the gain in modeling speed is 1.75.

(риг.З(rig. 3

фиг. АFIG. BUT

Claims (1)

УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ГРАФОВ, содержащее генератор импульсов, выход которого соединен со счетным входом счетчика, блок моделей вершин, включающий в последовательно соединенных моделей вершин, блок формирования топологии, первый выход которого подключен к адресному входу первого блока памяти и к информационному входу второго· блока памяти, информационный выход которого соединен с входом регистра, выход которого подключен к первому входу блока формирования топологии, выход первого блока памяти соединен с входом датчика случайных чисел, группё выходов блока моделей вершин подключена к соответствующим адресным входам второго блока памяти, первый выход'блока. · моделей вершин соединен с входом генератора импульсов, выход которого подключен к первому информационному входу блока моделей вершин, причем в блоке моделей вершин каждая модель вершины содержит первый и второй триггеры, два элемента И, три эле- мента ИЛИ, первый формирователь импульсов и счетчик, первый и второй информационные входы которого являются первым и вторым информационными входами модели вершины и соединены соответственно с первым и вторым информационными входами блока моделей вершин, первые входы установки в 0 первого и второго триггеров объединены и являются первым управляющим входом модели вершины и соединены с первым управляющим входом блока моделей вершин, единичный выход первого триггера подключен к первому управляющему входу счетчика, выход которого соединен со счетным входом второго триггера, единичный выход которого соединен с первым входом первого элемента ИЛИ и с прямым входом первого элемента И, выход которого подключен к вторым входам установки в ’’О’’ первого и второго триггеров и входу первого формирователя импульсов модели вершины, нуле- вой выход первого триггера соединен с первым входом второго элемента ИЛИ и первым прямым входом второго элемента И, выход которого подключен к счетному входу первого' триггера, второму управляющему входу счетчика и первому входу третьего элемента ИЛИ., второй вход которого соединен с выходом первого формирователя импульсов, второй прямой вход второго элемента И является вторым управляющим входом модели вершины и соединен с вторым управляющим входом блока моделей вершин, первый инверсный вход первого элемента И и второй вход первого элемента ИЛИ объединены и являSU „1142841 ,1142841 ются третьим управляющим входом модели вершины, второй вход второго элемента ИЛИ и инверсный вход второго элемента И объединены и являются четвертым управляющим входом модели вершины, выход третьего элемента ИЛИ является первым выходом модели вершины и соединен с соответствующим выходом группы выходов блока моделей вершин, выход первого\элемента ИЛИ является вторым выходом модели вершины и соединен с третьим управляющим входом предыдущей модели вершины,выход второго элемента ИЛИ является третьим выходом модели вершины и соединен с четвертым управляющим входом предыдущей модели вершины, третий и четвертый управляющие входы и-й модели вершины объединены и подключены к шине нулевого потенциала, второй выход первой модели вершины соединен с первым входом блока моделей вершин, блок формирования топологии содержит первый и второй блоки памяти и счетчик, причем выход первого блока памяти соединен с информационным входом счетчика, выход которого подключен к адресному входу второго блока памяти блока формирования топологии, первым входом которого является адресный вход первого блока памяти, управляющий вход которого является вторым входом блока формирования топологии, первым выходом которого является первый информационный выход второго блока памяти блока формирования топологии, отличающееся тем, что, с целью повышения быстродействия, в устройство введены третий блок памяти и блок синхронизации, а в каждую модель вершины введены третий элемент И, четвертый элемент ИЛИ, третий и четвертый триггеры, причем в каждой модели вершины единичный выход четвертого триггера подключен к прямому входу третьего элемента И и первому входу четвертого, элемента ИЛИ, инверсный вход третьего элемента И и второй вход четвертого элемента ИЛИ объединены и являются пятым управляющим входом модели вершины, выход четвертого элемента ИЛИ является четвертым выходом модели вершины и соединен с пятым управляющим входом предыдущей модели вершины блока моделей вершин, пятый управляющий вход η —й модели вершины подключен к шине нулевого потенциала, четвертый выход первой модели вершины соединен с вторым выходом блока моделей вершин, первые входы установки в О третьего и четвертого триггеров объединены, являются шестым управляющим входом модели вершины и соединены с третьим управляющим входом блока моделей вершин, выход третьего элемента И подключен к вторым входам установки в О третьего и четвертого триггеров и входу второго формирователя импульсов модели вершины, выход которого соединен с третьим входом третьего элемента ИЛИ модели вершины, выход второго элемента И подключен к входу установки в 1 третьего триггера, единичный выход которого соединен с первым входом установки в 1 четвертого триггера, второй вход установки в 'Ч” которого является третьим информационным входом модели 1 вершины и соединен с первые выходом блока моделей вершин, третий вход первого элемента И является четвертым информационным входом модели вершины и соединен с вторым выходом блока моделей вершин, блок синхронизации включает три элемента И, два элемента ИЛИ и два генератора импульсов, причем в блоке синхронизации выход первого элемента И подключен к первому входу первого элемента ИЛИ и к входу запуска первого генератора импульсов, выход которого соединен с первыми входами второго элемента ИЛИ и второго элемента И, выход второго генератора импульсов подключен к второму входу второго элемента ИЛИ и к первому входу третьего элемента И, второй вход первого элемента ИЛИ, вход запуска второго генератора импульсов и инверсный вход первого элемента И.объединены и являются первым входом блока синхронизации, прямой вход первого элемента И является вторым входом блока синхронизации, вторые входы второго и третьего элементов И объединены и являются тре•тьим входом блока синхронизации,выходы первого элемента ИЛИ и третьего элемента И являются соответственно первым и вторым выходами блока синхронизации, выходы второго генератора импульсов и второго элемента ИЛИ являются соответственно третьим и четвертым выходами блока синхронизации, выходы ^второго элемента И и первого генератора импульсов являются соответственно пятым и шестым выходами блока синхронизации, выход датчика случайных чисел подключен к информационному входу третьего блока -памяти, выход которого соединен с вторым информационным входом блока моделей вершины, первый и второй выходы которого подключены соответственно к первому и второму входам блока синхронизации, первый выход которого соединен со вторым входом блока формирования топологии, второй выход которого подключен к адресному входу третьего блока памяти, вход управле ния записью которого соединен с третьим выходом блок.а синхронизации, четвертый выход которого соединен с третьим входом блока формирования топологии, третий выход которого подключен к третьему входу блока синхронизации, второй выход которого соединен с третьим управляющим входом блока моделей вершин, первый управляющий вход которого подключен к пятому выходу блока синхронизации, шестой выход которого соединен с вторым управляющим входом блока моделей вершин и входом управления записью второго блока памяти.DEVICE FOR MODELING GRAPHS, containing a pulse generator, the output of which is connected to the counting input of the counter, a block of vertex models, which includes vertex models in series connected models, a topology formation block, the first output of which is connected to the address input of the first memory block and to the information input of the second · memory block whose information output is connected to the input of the register, the output of which is connected to the first input of the topology formation unit, the output of the first memory block is connected to the sensor input x numbers, the group of outputs of the vertex model block is connected to the corresponding address inputs of the second memory block, the first output of the block. · Vertex models are connected to the input of the pulse generator, the output of which is connected to the first information input of the vertex model block, and in the vertex model block, each vertex model contains the first and second triggers, two AND elements, three OR elements, the first pulse generator and counter, the first and second information inputs of which are the first and second information inputs of the vertex model and are connected respectively to the first and second information inputs of the vertex model block, the first installation inputs are 0 of the first and second of the triggers are combined and are the first control input of the vertex model and connected to the first control input of the vertex model block, the single output of the first trigger is connected to the first control input of the counter, the output of which is connected to the counting input of the second trigger, the single output of which is connected to the first input of the first element OR and with a direct input of the first element And, the output of which is connected to the second inputs of the installation in `` O '' of the first and second triggers and the input of the first pulse shaper of the vertex model, zero - the first output of the first trigger is connected to the first input of the second OR element and the first direct input of the second AND element, the output of which is connected to the counting input of the first 'trigger, the second control input of the counter and the first input of the third OR element., the second input of which is connected to the output of the first driver pulses, the second direct input of the second element And is the second control input of the vertex model and is connected to the second control input of the block of vertex models, the first inverse input of the first element And and the second input of the first The OR elements are combined and SU “1142841, 1142841” are the third control input of the vertex model, the second input of the second OR element and the inverse input of the second AND element are combined and are the fourth control input of the vertex model, the output of the third OR element is the first output of the vertex model and connected to the corresponding output group of outputs of the vertex model block, the output of the first \ OR element is the second output of the vertex model and is connected to the third control input of the previous vertex model, the output of the second OR element is third the output of the vertex model and connected to the fourth control input of the previous vertex model, the third and fourth control inputs of the ith vertex model are combined and connected to the zero potential bus, the second output of the first vertex model is connected to the first input of the vertex model block, the topology formation block contains the first and a second memory unit and a counter, and the output of the first memory unit is connected to the information input of the counter, the output of which is connected to the address input of the second memory unit of the topology formation unit, the first the path of which is the address input of the first memory block, the control input of which is the second input of the topology formation block, the first output of which is the first information output of the second memory block of the topology formation block, characterized in that, in order to improve performance, a third memory block is inserted into the device and synchronization unit, and a third AND element, a fourth OR element, a third and fourth triggers are introduced into each vertex model, and in each vertex model, a single output of the fourth trigger connected to the direct input of the third AND element and the first input of the fourth OR element, the inverse input of the third AND element and the second input of the fourth OR element are combined and are the fifth control input of the vertex model, the output of the fourth OR element is the fourth output of the vertex model and connected to the fifth control input of the previous vertex model of the vertex model block, the fifth control input of the η —th vertex model is connected to the zero potential bus, the fourth output of the first vertex model is connected to the second output of the model block of the vertices, the first inputs of the installation in О of the third and fourth triggers are combined, are the sixth control input of the vertex model and are connected to the third control input of the block of vertex models, the output of the third element And is connected to the second inputs of the installation in О of the third and fourth triggers and the input of the second pulse shaper vertex models, the output of which is connected to the third input of the third element OR vertex models, the output of the second element And is connected to the installation input in 1 of the third trigger, whose single output is connected to the first input of the installation in 1 of the fourth trigger, the second input of the installation in 'Ч "of which is the third information input of the vertex model 1 and connected to the first output of the vertex model block, the third input of the first element And is the fourth information input of the vertex model and connected to the second output of the model block vertices, the synchronization unit includes three AND elements, two OR elements, and two pulse generators, and in the synchronization block, the output of the first AND element is connected to the first input of the first OR element and to the start input of the first a pulse generator, the output of which is connected to the first inputs of the second OR element and the second AND element, the output of the second pulse generator is connected to the second input of the second OR element and to the first input of the third AND element, the second input of the first OR element, the start input of the second pulse generator and the inverse input of the first element I. are combined and are the first input of the synchronization block, the direct input of the first element And is the second input of the synchronization block, the second inputs of the second and third elements And are combined and are three • the fourth input of the synchronization block, the outputs of the first OR element and the third element AND are respectively the first and second outputs of the synchronization block, the outputs of the second pulse generator and the second OR element are the third and fourth outputs of the synchronization block, the outputs ^ of the second AND element and the first pulse generator are respectively, the fifth and sixth outputs of the synchronization block, the output of the random number sensor is connected to the information input of the third memory block, the output of which is connected to the second the input input of the vertex model block, the first and second outputs of which are connected respectively to the first and second inputs of the synchronization block, the first output of which is connected to the second input of the topology formation unit, the second output of which is connected to the address input of the third memory block, the recording control input of which is connected to the third output of the synchronization unit, the fourth output of which is connected to the third input of the topology formation unit, the third output of which is connected to the third input of the synchronization unit, second the first output of which is connected to the third control input of the vertex model block, the first control input of which is connected to the fifth output of the synchronization block, the sixth output of which is connected to the second control input of the vertex model block and the recording control input of the second memory block.
SU833654663A 1983-08-29 1983-08-29 Device for simulating graphs SU1142841A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833654663A SU1142841A1 (en) 1983-08-29 1983-08-29 Device for simulating graphs

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833654663A SU1142841A1 (en) 1983-08-29 1983-08-29 Device for simulating graphs

Publications (1)

Publication Number Publication Date
SU1142841A1 true SU1142841A1 (en) 1985-02-28

Family

ID=21086272

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833654663A SU1142841A1 (en) 1983-08-29 1983-08-29 Device for simulating graphs

Country Status (1)

Country Link
SU (1) SU1142841A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР № 879594, кл. G 06 F 15/20, 1980. 2. Авторское свидетельство СССР № 1034048, кл. G 06 G 7/122, 1982 (прототип). *

Similar Documents

Publication Publication Date Title
SU1142841A1 (en) Device for simulating graphs
SU1024930A1 (en) Device for simulating network topology
SU1418738A1 (en) Device for simulating mass service systems
SU708367A1 (en) Device for simulating network diagrams
SU1231509A1 (en) Device for simulating graphs
SU732898A1 (en) Device for modelling graphs
SU1376099A1 (en) Device for breaking down graphs into layers
SU1282151A1 (en) Device for determining characteristics of networks
SU1018129A1 (en) Data processing system simulation device
SU1088004A1 (en) Device for simulating markovian signal arrivals
SU1396250A1 (en) Pulse shaper
SU1132294A1 (en) Device for simulating communication channel
SU1587501A1 (en) Nonstationary random pulse process generator
SU736121A1 (en) Bidirectional branch simulator
SU1564643A1 (en) Device for solving activity problems
SU1241251A1 (en) Device for simulating queueing systems
SU924672A1 (en) Technical object simulator
SU1509927A1 (en) Device for modeling queuing systems
SU1126967A1 (en) Device for simulating graphs
SU1305779A1 (en) Analog storage
SU452827A1 (en) Device for comparing binary numbers
SU1636994A1 (en) Semi-markovian process generation device
SU1070560A1 (en) Device for simulating network graphs
SU1182538A1 (en) Device for simulating network graphs
SU734767A1 (en) Controllable random event generator