Изобретение относитс к вычислительной технике и может быть использовано в электронных вычислительных машинах с микропрограммным управлени ем. Известно устройство дл сопр жени процессора с пам тью, содержащее три гер ожидани , два элемента И, два элемента ИЛИ, два элемента НЕ, тригг гер пуска, узел пуска-останова} узел выработки тактовых импульсов и задающий генератор Cl . Недостатком данного устройства в л етс большой объем оборудовани Наиболее близким к предлагаемому по технической сущности вл етс уст ройство,., содержащее первый и второй блоки пам ти, регистр адреса, мульти плексор, узел синхронизации, триггер пуска, выходной регистр, синхровход которого соединен с первым выходом узла синхронизации, вход которого со единен с выходом триггера пуска, а второй выход узла синхронизации соединен с входом синхронизации регистра адреса, информационный вход которого вл етс входом устройства, выход которого соединен с выходом выходного регистра,информационный вход которого соединен с выходом мультиплексора , информационные входы которого соединены с выходами первого и второго блоков пам ти, первые входы которых соединены с первыми выходами регистра адреса, вторые выходы которого соединены с вторыми входа1УН вто POFO блока пам ти .2l В данном устройстве различные п:о частоте использовани данные хран тс в различных по временным характеристикам пам т х. Это приводит к тому,, что частоту обращени к данным приходитс выб ирать исход из быстродей стви самой медленнодействующей пам ти. Таким образом, данное устройство характеризуетс низким быстродействи ем. Цель изобретени - повышение быст родействи . Указанна цель достигаетс тем, что.в устройство дл сопр жени па м ти с процессором, содержащее выход ной регистр, мультиплексор, первьй и второй блоки пам ти, регистр адреса , генератор тактовых импульсов и триггер пуска, причем выход выходного регистра вл етс выходом устройства , информационньш вход выход™ ного регистра соединен с выходом мул типлексора, первый и второй информационные входы которого соединены соответственно с выходами первого и второго блоков пам ти, адресный вход первого блока пам ти соединен с выходом старших разр дов регистра адреса и с первым адресным входом второго блока пам ти, второй адресньй вход KOTOiJoro соединен с выходом младших разр дов регистра адреса, информационньй вход которого вл ет- с входом устройства, первьй и второй выходы генератора тактовых импульсов соединены соответственно с входами записи-чтени выходного регистра и регистра адреса, выход триггера пуска соединен с входом запуска генератора тактовых импульсов, введены пам ть признаков обращени э группа элементов И, группа элементов задержки, первый и второй элементы ИЛИ и элемент И, причем выход младших разр дов регистра адреса соединен с. адресньм: входом пам ти признаков обращени , выход которой соединен с управл ющим входом мультиплексора ., с входом первого элемента ИЛИ и с первыми входами элементов И rpynnHj выходы которых через элементы задерлски группы соединены с входами второго элемента ИЛИ;, выход которого соединен с входом установки в единицу триггера пуска, вход установки в ноль которого соединен с выходом элемента И, первьй вход которого соединен с выходом первого элемента ИЛИ, третий выход генератора тактовых импульсов соединен с вторыми входами элементов И группы и элемента И. На фиг„1 изображена блок-схема предлагаемого устройства- на фиг.2 схема генератора тактовых импульсов-, на фиГеЗ - временна диаграшта работы устройства. Устройство содержит (фиг.1) первьй 1 и второй 2 блоки пам ти, регистр 3 адреса, мультиплексор 4, выходной регистр 5, б признаков обраща ж , генератор 7 тактовых импульсов , триггер 8 пуска, элементы 9 задержки, элементы И 10, элемент И 11, первьй и второй элементы. ИЛИ 12 и 13, вход и выход устройства 14 и 15, выходы 16,, 17 и 18 генератора тактовых ш-шульсов и вход 19 запуска генератора тактовых иг.шульсов. Генератор 7 тактовых импульсов содержит (фиг„2) триггеры 20-23, 311-428 элементы И 24-34, элемент НЕ 35 и задающий генератор 36. Сигналы на выходах 16, 17 и 18 генератора 7 обозначаютс как импульсы ТИ1, ТИ2, ТИЗ соответственно. 5 Триггер 8 пуска и триггеры 20-23 вл ютс синхронными RS-триггерами (S - вход установки, R - вход сброса ) . Врем задержки распространени сигнала элементами 9 соответствует временным характеристикам медленных пам тей« Устройство работает следующим образом , В блоке пам ти хранитс наиболее часто используема информаци , например микропрограммы выполнени основных команд, определ ющих быстродействие процессора. В блоке 2 пам ти хра-20 нитс сравнительно редко используема информаци , например шкропрограммы выполнени остальной части системы команд, микропрограммы системы прерывани , системы восстановлени , часто 25 используемые диагностические тесты и т.д. Врем задержки каждого из элементов 9 соответствует времени ожидани одной из медленных пам тей, вход щих 30 в состав блока 2 пам ти. В очередном i-M цикле процессора (фиг.З) по импульсу ТИ1 в регистр 5 заноситс нова информаци . Под ее управлением (выход 15 устройства) 35 по импульсам ТИ1, ТИ2 и ТИЗ, образующим временную развертку одного цикла , производ тс последовательные изменени состо ни процессора в i-M цикле. По импульсу ТИ2 в регистр 40 3 адреса заноситс адрес информации, котора должна обрабатьюатьс в (i+ +1)-м цикле процессора, и начинаетс ее считьтание из соответствующей пам ти. Содержимое старших разр дов 45 регистра 3 адреса, определ ющее тип пам ти, к которой производитс обращение , поступает на адресные входы пам ти 6. Содержимое пам ти 6 дл рассматриваемого примера приведено 50 в таблице. В случае, если считьшаема информаци находитс в блоке 1 пам ти, О с обоих выходов пам ти 6 разре-, шают выработку очередной развертки 55 синхросигналов без задержки (короткий цикл) и, кроме Toroi поступают на вход управлени мультиплексора 4. В маетс в регистр 5, а по импульсу ТИ в регистр 3 адреса принимаетс адрес следующей информации дл (i+2)-ro цикла процессора. Если следующа микрокоманда находитс в одной из медленных пам тей блока 2 пам ти, то 1 с одного из выходов пам ти 6 через элементы ИЛИ 13, И 11 по импульсу ТИЗ сбрасывает триггер 8 пуска в О. Вьфаботка оче редной развертки синхросигналов блокируетс , а следовательно, запрещаетс изменение состо ни процессора. 1 с выхода пам ти 6 поступает на вход соответствующего элемента И 10 и разрешает прохождение через него импульса ТИЗ, который поступает на вход соответствующего элемента 9 задержки , и по вл етс на его выходе одновременно с по влением считываемой информации на выходе медленной блока 2 пам ти. 1 с выхода одного из элементов 9 задержки проходит через элемент ИЛИ 12 и устанавливает триггер пуска в 1, котора обеспечивает запуск новой развертки синхросигналов . В следующем (1+2)-м цикле процессора информаци (команда),считанна из соответствук цей медленной пам ти блока 2 пам ти, заноситс по импульсу ТИ1 в регистр 5. Таким образом, за счет создани переменных циклов обращени , учитывакицих быстродействие пам тей, предлагаемое устройство обладает большим быстродействием по сравнению с прототипом .The invention relates to computing and can be used in electronic computers with firmware. A device for interfacing a processor with a memory, comprising three waiters, two AND elements, two OR elements, two NOT elements, a start trigger, a start-stop node} a clock generation unit, and a master oscillator Cl are known. The disadvantage of this device is a large amount of equipment. The closest to the proposed technical entity is a device, containing the first and second memory blocks, the address register, the multi plexor, the synchronization node, the start trigger, the output register, the synchronous input of which is connected to the first output of the synchronization node, whose input is connected to the trigger trigger output, and the second output of the synchronization node is connected to the synchronization input of the address register, whose information input is the device input, the output to Secondly, it is connected to the output of the output register, whose information input is connected to the output of the multiplexer, whose information inputs are connected to the outputs of the first and second memory blocks, the first inputs of which are connected to the first outputs of the address register, the second outputs of which are connected to the second inputs of 1UN and second POFO of the memory block .2l In this device, various p: about frequency of use data is stored in memory of different time characteristics. This leads to the fact that the frequency of accessing the data has to be chosen based on the speed of the slowest memory. Thus, this device is characterized by low speed. The purpose of the invention is to increase the speed of interaction. This goal is achieved by the fact that, in a device for interfacing a processor with a processor, comprising an output register, a multiplexer, a first and second memory blocks, an address register, a clock generator and a start trigger, the output register output being the output of the device The informational input of the output ™ of the register is connected to the output of the typelexer mule, the first and second information inputs of which are connected respectively to the outputs of the first and second memory blocks, the address input of the first memory block is connected to the output of the higher the bits of the address register and the first address input of the second memory block, the second address input of KOTOiJoro is connected to the output of the lower bits of the address register, whose information input is with the device input, the first and second outputs of the clock generator are connected respectively to the write inputs- reading the output register and the address register, the output of the trigger trigger is connected to the start input of the clock pulse generator; a memory of call signs is entered; a group of elements I, a group of delay elements, the first and second elements nty OR and the element And, and the output of the lower bits of the register of the address is connected to. address: memory input of access signs, the output of which is connected to the control input of the multiplexer., to the input of the first OR element and to the first inputs of the AND elements rpynnHj whose outputs are connected to the inputs of the second element OR ;, the output of which is connected to the installation input in the trigger trigger unit, the input of the set to zero of which is connected to the output of the AND element, the first input of which is connected to the output of the first OR element, the third output of the clock generator is connected to the second inputs of the elements And g of the group and element I. FIG. 1 shows a block diagram of the device proposed — in FIG. 2 a diagram of a clock pulse generator; in FIG. a time diagram of the operation of the device. The device contains (Fig. 1) first 1 and second 2 memory blocks, address register 3, multiplexer 4, output register 5, b signs, generator 7 clock pulses, start trigger 8, delay elements 9, elements 10, element And 11, the first and second elements. OR 12 and 13, the input and output of the device 14 and 15, the outputs 16 ,, 17 and 18 of the generator of clock pulses and the input 19 of the start of the generator of clock pulses. The clock pulse generator 7 contains (FIG. 2) flip-flops 20-23, 311-428 elements AND 24-34, element NO 35 and master oscillator 36. The signals at outputs 16, 17 and 18 of generator 7 are denoted as pulses TI1, TI2, TIZ respectively. 5 Start Trigger 8 and Triggers 20-23 are synchronous RS triggers (S is the setup input, R is the reset input). The delay time of the signal propagation by the elements 9 corresponds to the time characteristics of the slow memory. The device operates as follows. The memory unit stores the most frequently used information, for example, the firmware of the execution of the main commands determining the processor speed. In block 2 of the memory of the storage-20 thread, relatively rarely used information, for example, the shkroprogrammy of executing the rest of the instruction set, the microprogram of the interruption system, the recovery system, often 25 diagnostic tests used, etc. The delay time of each of the elements 9 corresponds to the waiting time of one of the slow memories included in memory block 2. In the next i-M processor cycle (FIG. 3), a new information is entered in register 5 by pulse TI1 into register 5. Under its control (device output 15) 35, TI1, TI2 and TIZ pulses, forming a time base of one cycle, produce successive changes in the processor state in the i-M cycle. TI2 impulse in the address register 40 3 the address of the information to be processed in the (i + +1) -th processor cycle is entered, and it starts to be retrieved from the corresponding memory. The contents of the higher bits 45 of the register 3 of the address, which determines the type of memory being accessed, are fed to the address inputs of memory 6. The contents of memory 6 for the considered example are shown in table 50. If the information to be compiled is in memory block 1, O from both memory 6 outputs allows generation of the next sweep 55 clock signals without a delay (short cycle) and, besides Toroi, goes to the control input of the multiplexer 4. It is sent to the register 5, and the TI impulse to address address register 3 receives the address of the following information for the (i + 2) -ro processor cycle. If the next microinstruction is located in one of the slow memories of block 2 of memory, then 1 from one of the outputs of memory 6 through the elements of the OR 13, and 11, by means of the pulse of the SIZ, resets the trigger 8 to the O. Cycling the next sweep of the sync signals is blocked, and therefore Prohibited a change in processor state. 1 from the memory output 6 enters the input of the corresponding element AND 10 and permits the passage of a SIZ pulse through it, which enters the input of the corresponding delay element 9, and appears at its output simultaneously with the appearance of the read information at the output of the slow memory block 2 . 1 from the output of one of the delay elements 9 passes through the OR 12 element and sets the trigger trigger to 1, which ensures the launch of a new clock signal sweep. In the next (1 + 2) -th processor cycle, the information (command), read out from the corresponding slow memory of memory 2, is recorded by TI1 pulse in register 5. Thus, by creating variable access cycles, memory speeds are , the proposed device has great speed compared with the prototype.