соwith
0000
4 four
со Изобретение относитс к импульсной технике и предназначено дл использовани в аппаратуре обработки цифровой информации, в автоматике и в цифровой измерительной аппаратуре. По основному авт.св. № 594585 известен управл емый делитель частоты, содержащий двоичный счетчнк, элементы совпадени , дополнительный элемен совпадени , триггер, инверсный выход которого соединен с входами сброса триггеров двоичного счетчика, инверсные выходы которьк соединены с первыми входами элементов совпадени вторые входы которых подключены к шинам кода управлени , а выходы элементов совпадени соединены с соответствующими входами первого элемента ИЛИ, выход которого соединен с первым установочным входом триггера, пр мой выход которого подключен к первому входу дополнительного элемен та совпадени , выход которого соединен со счетным входом триггера, а второй вход - со счетным входом первого триггера двоичного счетчика и с входной шиной м . Недостатком такого устройства вл етс низка надежность работы устройства , заключающа с в том, что при нулевом коде, установленном на шинах кода управлени , на выходах элементов совпадени по вл ютс уровни нул , которые, проход через первый элемент ИЛИ, поступают уровнем нул на первый установочный вход триггера и посто нно удерживают его в единичном состо нии, что приводит к сбо м в регистрирунмдей апппаратуре так как это состо ние соответствует определенной величине счета двоичного счетчика. Цель изобретени - повьшение надежности работы устройства. Поставленна цель достигаетс тем что в управл емый делитель частоты введены второй элемент ИЛИ, элемент НЕ и элемент И, первый вход которого подключен к инверсному выходу триггера , второй вход - к второму устано вочному входу триггера, к выходу вто рого элемента ИЛИ и через элемент НЕ к дополнительному входу первого элемента ИЛИ, а выход - к входам сброса триггеров двоичного счетчика, входы второго элемента ШШ подключены к со ответствующим шинам кода управлени . На чертеже представлена структурна электрическа схема управл емого делител частоты. Устройство содержит двоичный счетчик 1, элементы 2 совпадени , первый элемент ИЛИ 3, шины 4 кода управлени , входную шину 5, дополнительный элемент 6 совпадени , триггер., второй элемент ИЛИ 8, элемент. НЕ 9 и элемент И 10, причем инверсные выходы триггеров двоичного счетчика 1 соединены с первыми входами элементов 2, вторые входы которых подключены к шинам 4, а выходы элементов 2 соединены с соответствующими входами э;1емента 3, выход которого соединен с первым установочным входом (запуска) триггера 7, пр мой выход которого подключен к первому входу элемента 6, инверсньй выход триггера 7 соединен с первым входом элемента 10, выход которого соединен с входами сброса триггеров .двоичного счетчика 1, счетньш вход с выходом элемента 6, второй вход которого соединен со счетным входом первого триггера двоичного счетчика 1 и с входной шиной 5, соответствующие входы элемента 8 подключены к шинам 4, выход -к второму входу элемента 10, к второму установочному входу (сброса) триггера 7 и через элемент 9 - к дополнительному входу элемента ИЛИ 3. Устройство работает следующим образом . По входной шине 5 непрерывно поступает импульсна последовательность, например, типа меандр. На шинах 4 кода управлени .задан двоичный код, отличный от нул , при этом на выходе элемента 8 присутствует уровень единицы , который не оказывает вли ни на вход сброса триггера 7. Кроме того , уровень единицы с выхода элемента В проходит через элемент 9 уровнем нул на дополнительный вход элемента 3 и ри этом разрешает элементуИЛИ 3 пропускать сигналы с других входов. Двоичный счетчик 1 считает входные импульсы до того момента, пока в нем не установитс код, совпадающий с кодом управлени . До этого на одном з выходов элементов совпадени присутствует уровень единицы. При устаовке в двоичном счетчике 1 кода, совпадающего с кодом управлени , на выодах всех элементов 2 по вл ютс ровни нул и, следовательно, на вы31 ходе элемента 3 также будет уровень нул , который установит триггер 7 в состо ние единицы. На инверсном выходе триггера 7 окажетс уровень нул , который, проход через элемент 10, устанавливает двоичный счетчик в нулевое состо ние, а на обоих входах и выходе элемента 6 будет уровень единицыJ По окончании входного ипмульса он задним фронтом переключит по счетному входу триггер 7 в состо ние нуль. Таким образом, двоичный счетчик 1 готов сосчитать сле дукщий импульс. Так как .на единичном выходе триггера 7 уровень нул , то входные импульсы не проход т через элемент 6 на счетный вход триггера 7 до его установки в единичное состо ние . При задании на шинах 4 двоичного кода, равного нулю, на выходах элементов 2 и выходе элемента 8 - уров ни нул . На выходе элемента 9 уровень единицы, который независимо от состо ний выходов элементов 2 проходит через элемент 3 единичным уровнем вход запуска триггера-7, не 34 оказыва на него вли ни . Уровень нул с выхода элемента 8 устанавливает по входу сброса триггер 7 в состо ние нул и при этом на пр мом выходе его устанавливаетс уровень нул , который блокирует элемент 6. Одновременно нулевой уровень с выхода элемента 8 проходит через элемент 10 и удерживает двоичный счетчик 1 внулевом состо нии. После смены нулевого кода на код, отличный от нул , двоичный счетчик всегда начинает счет с нулевого состо ни , что не происходит в известном устройстве. Таким образом, введение в устройство второго элемента ИЛИ, элемента НЕ и элемейта И позвол ет повысить надежность работы устройства, а именно программно нулевым кодом производить останов устройства, формиру при этом на выходе нулевой уровень (отсутствие сигнала). Кроме того, предлагаемое устройство имеет по сравнению с известным больший коэффициент делени : 2 , а не 2 -1, где п - число разр дов двоичного счетчика.The invention relates to a pulse technique and is intended for use in digital information processing equipment, in automation and in digital measuring equipment. According to the main auth. No. 594585 is known a controlled frequency divider containing a binary counter, matching elements, an additional matching element, a trigger, the inverse output of which is connected to the reset inputs of binary counter triggers, the inverse outputs of which are connected to the first inputs of the matching elements, the second inputs of which are connected to the control code buses, and the outputs of the coincidence elements are connected to the corresponding inputs of the first OR element, the output of which is connected to the first installation input of the trigger, the direct output of which is connected to the first input of the additional coincidence element, the output of which is connected to the counting trigger input, and the second input to the counting input of the first trigger of the binary counter and to the input bus m. The disadvantage of such a device is the low reliability of the device, which means that with a zero code installed on the control code buses, zero levels appear at the outputs of the coincidence elements, which, passing through the first OR element, arrive at level zero on the first installation the trigger input and permanently hold it in a single state, which leads to malfunction of the hardware, as this state corresponds to a certain value of the binary counter. The purpose of the invention is to increase the reliability of the device. The goal is achieved by the fact that the second element OR is entered into the controlled frequency divider, the element is NOT and the element is AND the first input of which is connected to the inverse output of the trigger, the second input is connected to the second installation input of the trigger OR and through the element NOT to the auxiliary input of the first element OR, and the output to the reset inputs of the binary counter triggers, the inputs of the second SHS element are connected to the corresponding control code buses. The drawing shows a structural electrical circuit of a controlled frequency divider. The device contains a binary counter 1, match elements 2, first element OR 3, control code bus 4, input bus 5, additional match element 6, trigger, second element OR 8, element. HE 9 and element 10, the inverse outputs of the triggers of binary counter 1 are connected to the first inputs of elements 2, the second inputs of which are connected to buses 4, and the outputs of elements 2 are connected to corresponding inputs e; 1 of the terminal 3, whose output is connected to the first installation input ( trigger) trigger 7, the direct output of which is connected to the first input of element 6, inverse output of trigger 7 is connected to the first input of element 10, the output of which is connected to the reset inputs of triggers of binary counter 1, a counting input from the output of element 6, the second input to the second is connected to the counting input of the first trigger of the binary counter 1 and with the input bus 5, the corresponding inputs of the element 8 are connected to the buses 4, the output is to the second input of the element 10, to the second setup input (reset) of the trigger 7 and through the element 9 to the additional input element OR 3. The device operates as follows. The input bus 5 continuously receives a pulse sequence, for example, a square wave type. The control code on buses 4 has a binary code different from zero, and the output of element 8 is a unit level, which does not affect the reset input of trigger 7. In addition, the unit level from the output of element B passes through element 9 zero level to the additional input of the element 3 and at the same time allows the element OR 3 to pass signals from other inputs. Binary counter 1 counts the input pulses until the code that matches the control code is set in it. Prior to this, at one of the outputs of the elements of coincidence there is a level of one. When installing in the binary counter 1 code, which coincides with the control code, on the outputs of all elements 2, a level zero appears, and therefore, at the height of element 3 there will also be a level zero, which will set trigger 7 to unit state. The inverse output of trigger 7 will have a zero level, which, passing through element 10, sets the binary counter to the zero state, and on both inputs and output of element 6 there will be a unit levelJ At the end of the input pulse, it will switch trigger 7 on the counting input view zero. Thus, binary counter 1 is ready to count the following pulse. Since the single output of the trigger 7 is level zero, the input pulses do not pass through the element 6 to the counting input of the trigger 7 before it is set to one. When a binary code of 4 is set to zero at the outputs of elements 2 and the output of element 8, the level is zero. At the output of element 9, the unit level, which, regardless of the states of the outputs of element 2, passes through element 3 by a single level, the trigger trigger input-7 does not affect it. The zero level from the output of element 8 sets the trigger 7 to the zero state on the reset input, and a zero level is set at the forward output, which blocks element 6. At the same time, the zero level from the output of element 8 passes through element 10 and keeps binary counter 1 in zero. condition. After changing the zero code to a code other than zero, the binary counter always starts counting from the zero state, which does not occur in the known device. Thus, the introduction of the second OR element, the NOT element and the AND element into the device allows to increase the reliability of the device operation, namely, using a software code of zero, to stop the device, thus forming a zero level at the output (no signal). In addition, the proposed device has a greater division factor than the known one: 2, not 2 -1, where n is the number of bits of the binary counter.