SU1136148A1 - Device for taking algebraic sum of numbers - Google Patents
Device for taking algebraic sum of numbers Download PDFInfo
- Publication number
- SU1136148A1 SU1136148A1 SU833564526A SU3564526A SU1136148A1 SU 1136148 A1 SU1136148 A1 SU 1136148A1 SU 833564526 A SU833564526 A SU 833564526A SU 3564526 A SU3564526 A SU 3564526A SU 1136148 A1 SU1136148 A1 SU 1136148A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- modulo
- node
- input
- elements
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
- Complex Calculations (AREA)
Abstract
УСТРОЙСТВО ДЛЯ АЛГЕБРАИЧЕСКОГО СЛОЖЕНИЯ ЧИСЕЛ, содержащее два сдвиговых регистра,узел суммировани по модулю дна и узел записи знака результата, содержащий элемент ИЛИ, причем входы разр дов первого сдви .гового регистра соединены с входами первого операнда устройства,.входы разр дов второго сдвигового регистра соединены с входами второго операнда устройства, входы управлени сдвигом первого и второго сдвиговых регистров подключены к входу синхронизации устройства, выходы первого и второго сдвиговых регистров подключены к соответствующим входам узла суммировани по модулю-два, отличающеес тем, что, с целью повьшени быстродействи устройства , оно содержит сумматор, третий сдвиговьй регистр, узел суммировани по модулю два содержит три элемента И, два элемента ИЛИ и элемент НЕ, а узел записи знака результата дополнительно содержит два элемента И, при этом входы разр дов сумматора подключены к входам первого операнда устройства, первый и второй входы первого элемента И узла суммировани по модулю два соединены соответственно с первым и вторым входами узла суммировани по модулю два, а выход подключен к входу элемента НЕ узла суммировани по модулю два, выход которого подключен к первым входам второго и третьего элементов И узла суммировани по модулю два, вторые входы .которых соединены соответственно с первым и вторым входами первого элемента И узла суммировани по модулю два, а выходы подключены к входам первого элемента ИЛИ узла ;суммировани по модулю два, выход которого подключен к информацион (Л ному входу третьего сдвигового регистра, входы второго элемента ИЛИ узла суммировани по модулю два соединены с выходами первого и .третьего элементов И узла суммировани по модулю два, а выход подключен к информационному входу сумматосо эъ ра, выходы, знаковых разр дов первого и второго сдвиговых регистров подключены к первым входам соответствующих элементов И узла записи 4 знака, вторые входы которых соедиэо нены с выходами соответственно второго и третьего элементов И узла суммировани по модулю два, входы элемента ИЛИ узла записи знака подключены к выходам первого и второго элементов И узла записи знака, а вьгход подключён к входу знакового разр да третьего сдвигового регистра, вход управлени сдвигом которого соединен с входом синхронизации устройства , управл ющий вход сумматора подключен к входу синхронизации устройства.A DEVICE FOR ALGEBRAIC NUMBER COMPLEX, containing two shift registers, a modulo-bottom summing node and a result sign recording node containing an OR element, and the inputs of the first shift register bits are connected to the first operand of the device, the bits of the second shift register are connected with the inputs of the second operand of the device, the shift control inputs of the first and second shift registers are connected to the device sync input, the outputs of the first and second shift registers are connected to c The corresponding inputs of the modulo-two summation node, characterized in that, in order to increase the speed of the device, it contains an adder, the third shift register, the modulo-two summation node contains three AND elements, two OR elements and the NOT element, and the result sign recording node additionally contains two elements AND, while the inputs of the bits of the adder are connected to the inputs of the first operand of the device, the first and second inputs of the first element AND of the modulo-summing node two are connected respectively to the first and second inputs modulo-two node, and the output is connected to the input of the NOT element of the modulo-2 node, whose output is connected to the first inputs of the second and third elements AND of the modulo-2 node, the second inputs of which are connected respectively to the first and second inputs of the first element And modulo summation node two, and the outputs are connected to the inputs of the first OR element of the node; modulo two summation, the output of which is connected to the information (the L input of the third shift register, the inputs of the second OR element of the sum Modulo two are connected to the outputs of the first and third elements of the modulo-2 summation node, and the output is connected to the information input of the summation screen, the outputs, and the sign bits of the first and second shift registers are connected to the first inputs of the corresponding elements of the recording node 4 , the second inputs of which are connected to the outputs of the second and third elements AND of the modulo-summing node, respectively, the inputs of the OR element of the sign recording node are connected to the outputs of the first and second elements AND of the sign recording node, vghod connected to the input sign bit of the third shift register shift control input of which is connected to the input of the synchronization unit, the control input of the adder is connected to the input of the synchronization device.
Description
Изобретение относитс к вычислительной технике и может быть использовано в операционных схемах цифровых процессоров.The invention relates to computing and can be used in the operational circuits of digital processors.
Известно устройство дл последовательного сложени и вычитани чисел , содержащее одноразр дный сумматор-вычитатель , сдвиговые регистры первого и второго слагаемого, блок коррекции, элемент задержки, элемен ты И и ИЛИ, причем первый и второй входы сумматора-вычитател соединены с выходами младших разр дов сдвиговых регистров соответственно первого и второго слагаемого, а выход сумматора-вычитател подключен к входу старшего разр да сдвигового регистра первого слагаемого. Сдви .говый регистр второго слагаемого содержит дополнительный разр д, выход которого подключен к входу старшего разр да этого сдвигового регистра, а вход - к выходу блока коррекции, первый, второй и третий входы которого подключены к выходам трех старших разр дов сдвигового регистра первого слагаемого, четвертьш вход - к выходу первого элемента И, первый вход которого через элемент задержки подключен к выходу переноса одноразр дного сумматора-вычитател , а второй вход - к шине разрешени переноса, п тый вход блока коррекции подключен к первому управл ющему входу устройства , выход блока коррекции подключен также к первому входу элемента Щ1И, выход которого соединен с вторым и третьим старшими разр дами Сдвигового регистра второго слагаеМОго , второй вход элемента ИЛИ соединен с выходом второго элемента И, первый вход которого подключен к выходу первого элемента И, а второй вход - к второму управл ющем входу устройства DI.A device for sequential addition and subtraction of numbers is known, which contains a one-bit adder-subtractor, shift registers of the first and second terms, a correction unit, a delay element, elements AND and OR, the first and second inputs of the adder-subtractor are connected to the outputs of the lower offset bits registers of the first and second terms, respectively, and the output of the adder-subtractor is connected to the input of the senior bit of the shift register of the first term. The shift register register of the second term contains an extra bit, the output of which is connected to the higher bit input of this shift register, and the input to the output of the correction unit, the first, second and third inputs of which are connected to the outputs of the three high bits of the first term shift register the quarter input is connected to the output of the first element I, the first input of which is connected to the transfer output of a one-bit totalizer-subtractor through the delay element, and the second input to the transfer resolution bus, the fifth input of the correction unit is connected to the first control input of the device, the output of the correction unit is also connected to the first input of the element SCH1I, the output of which is connected to the second and third higher bits of the shift register of the second component, the second input of the element OR is connected to the output of the second element AND, the first input of which is connected to the output of the first element And, and the second input to the second control input of the device DI.
Данное устройство имеет недостаточное быстродействие, обусловленно тем, что получение результата сложени -вычитани выполн етс за два цикла, причем за первый цикл вьшолнетс сложение-вычитание двоичных чисел, а за второй цикл - коррекци полученного перед этим результата .This device has insufficient speed, due to the fact that obtaining the result of addition-subtraction is performed in two cycles, with the addition and subtraction of binary numbers for the first cycle, and for the second cycle - correction of the result obtained before this.
Наиболее близким к предлагаемому вл етс устройство дл алгебраического сложени чисел, содержащее два сдвиговых регистра, узел суммировани по модулю два и узел записи знака результата, причем входы разрдов первого сдвигового регистра соединены с входами первого операнда устройства, входы разр дов второго сдвигового регистра сординены с входами второго операнда устройства входы управлени сдвигом первого и второго сдвиговых регистров, подключены к входу синхронизации устройства , выход первого сдвигового ргистра соединен с первыми входами первого, второго и третьего элементов И, на вторые входы которых поступают управл ющие сигналы выдачи знака, пр мого и обратного кодов первого операнда соответственно , выход первого элемента И вл етс выходом знака первого операнда выход третьего элемента И через инвертор и выход второго элемента И соединены с входами первого элемента ИЛИ, выход которого соединен с первым входом узла суммировани по модулю два, выход второго сдвигового регистра соединен с первыми входами четвертого и п того элементов И, на вторые входы которых поступают управл ющие сигналы вьщачи знака и пр мого кода второго операнда , выход четвертого элемента И вл етс выходом знака второго операнда , а выход п того элемента И соединен с вторым входом узла суммировани по модулю два, третий вход которого соединен с выходом второго элемента ИЛИ, на первый вход которого поступает сигнал переполнени , а второй вход через линию задержки соединен с -выходом сигнала переполнени узла су 1мировани п модулю два, информационный выход которого соединен с первым входом (Элемента ИЛИ узла записи знака результата , на второй вход которого поступает знак результата, а выход KOToijoro соединен с информаЦИОНН1ЛМ входом первого сдвигового регистра, первый вход шестого элемета И соединен с выходом сигнала переполнени узла сзжмировани по модулю два, на его второй вход поступает управл юшрй сигнал выдачи сигнала переполнени , авыход в летс выходом сигнала переполнени первого разр да результата .,Closest to the present invention is a device for algebraically adding numbers, containing two shift registers, a modulo-two summing node and a result sign recording node, with the bit inputs of the first shift register connected to the inputs of the first operand of the device, the bits of the second shift register are aligned with the inputs the second operand of the device, the shift control inputs of the first and second shift registers are connected to the synchronization input of the device, the output of the first shift register is connected to ne the primary inputs of the first, second and third elements And, the second inputs of which receive control signals issuing a sign, forward and reverse codes of the first operand, respectively, the output of the first element And is the output of the sign of the first operand output of the third element And through the inverter and the output of the second element And connected to the inputs of the first element OR, the output of which is connected to the first input of the summation module modulo two, the output of the second shift register is connected to the first inputs of the fourth and fifth elements And, to the second input which receives control signals of the sign and the direct code of the second operand, the output of the fourth element And is the output of the sign of the second operand, and the output of the fifth element And is connected to the second input of the modulo-summing node two, the third input of which is connected to the output of the second element OR , the first input of which receives an overflow signal, and the second input is connected via a delay line to the output of the overflow signal of the global node cy 1 module n, the information output of which is connected to the first input (OR Is the sign of the result, the second input of which receives the sign of the result, and the output of the KOToijoro is connected to the information input of the first shift register, the first input of the sixth element And is connected to the output of the overflow signal of the modulating node of the compression unit two, its second input receives the control signal for outputting the overflow signal The output is the output of the overflow signal of the first discharge result.
Недостатком известного устройства вл етс необходимость корректи3A disadvantage of the known device is the need for correction.
ровки результата при выполнении операции вычитани , что приводит к снижению быстродействи .results in the operation of subtraction, which leads to a decrease in speed.
Цель изобретени - повышение быстродействи устройства.The purpose of the invention is to increase the speed of the device.
Поставленна цель достигаетс тем, что устройство дл алгебраического сложени чисел, содержапдее два сдвиговых регистра, узел cy fмиpoвани по модулю два и узел записи знака результата, содержащий элемент ИЛИ, причем входы разр дов первого сдвигового регистра соединены с входами первого операнда устройства , входы разр дов второго сдвигового регистра соединены с входами второго операнда устройства, входы управлени сдвигом первого и второго сдвиговьк регистров подключены к входу синхронизахщи устройства, выходы первого и второго сдвиговых регистров подключены к соответствующим входам узла суммировани по модулю два, содержит сумматор, третий сдвиговый регистр,узел суммировани по модулю два содержит три элемента И, два элемента ИЛИ и эле .мент НЕ,а узел записи знака результата дополнительно содержит два элемента И, при этом входы разр дов сумматора подключены к входам первого операнда устройства, первый и второй входы первого элемента И узла суммировани по модулю два соединены соответственно с первым и вторым входами узла суммировани по модулю два, а выход подключен к входу элемента НЕ узла суммировани по модулю два, выход которого подключен к первым входам второго и третьго элементов И узла суммировани по модулю два, вторые входы которых соединены соответственно с первым и вторым входами первого элемента И узла суммировани по модулю два, а выходы подключены к входам первого элемента ИЛИ узла суммировани по модулю два, выход которого подключен к информационному входу третьего сдвигового регистра, входы второго элемента ШШ узла суммировани по модулю два соединены с выхдами первого и третьего элементов И узла суммировани по модулю два, а выход подключен к информационному входу сумматора, выходы знаковых разр дов первого и второго сдвиго-. вых регистров подключены к первымThe goal is achieved by the fact that the device for algebraic addition of numbers, more than two shift registers, mod two modi fi node and the sign of the result sign containing the OR element, and the bits of the first shift register are connected to the inputs of the first operand of the device, the inputs are bits The second shift register is connected to the inputs of the second operand of the device, the shift control inputs of the first and second shift registers are connected to the clock input of the device, the outputs of the first and second SD The needles are connected to the corresponding inputs of the modulo-2 summation node, contains an adder, the third shift register, the modulo-2 summation node contains three AND elements, two OR elements and the HE element, and the result sign recording node additionally contains two AND elements, In this case, the inputs of the bits of the adder are connected to the inputs of the first operand of the device, the first and second inputs of the first element AND of the modulo summation node two are connected respectively to the first and second inputs of the modulo summation node two, and the output is is connected to the input of the element NOT of the modulo-summing node two, the output of which is connected to the first inputs of the second and third elements of the AND modulo-node two, the second inputs of which are connected respectively to the first and second inputs of the first element of the modulo-2 node of the summation, and the outputs are connected to the inputs of the first element OR of the summation node modulo two, the output of which is connected to the information input of the third shift register, the inputs of the second element of the HW node of the summation modulo two are connected to the outputs of the first and tr There are two elements of the AND modulo-sum node, and the output is connected to the information input of the adder, the outputs of the sign bits of the first and second shifts. output registers are connected to the first
6148461484
входам соответствующих элементов И узла записи знака, вторые входы которых соединены с выходами соответственно второго и третьего элементов И узла суммировани по модулю два, входы элемента ИЛИ узла записи знака подключены к выходам первого и второго элементов И узла записи знака, а выход подключен к входуthe inputs of the corresponding elements And the character recording node, the second inputs of which are connected to the outputs of the second and third elements And the modulo-two summation node, the inputs of the OR element of the sign recording node are connected to the outputs of the first and second elements AND of the sign recording node, and the output is connected to the input
знакового разр да третьего сдвигового регистра, вход управлени сдвигом которого соединен с входом синхронизации устройства, управл ющий вход сумматора подключен к входу синхро-the sign bit of the third shift register, the shift control input of which is connected to the device sync input, the control input of the adder is connected to the sync input
низации устройства.nizirovaniya device.
В известньтх устройствах, вьтолн ющих алгебраическое сложение чисел , не используютс дополнительный регистр дл фиксации разности и узелIn known devices that implement algebraic addition of numbers, an additional register is not used to fix the difference and the node
0 суммировани по модулю два с соответствующей структурой, которые содержит предлагаемое устройство. Это св зано с тем, что в отличие от известных устройств, в которых0 modulo two with the corresponding structure, which the proposed device contains. This is due to the fact that, in contrast to known devices in which
5 вычитание исходных величин выполн етс на сумматоре, причем одно из слагаемых представл етс в обратном коде, в предлагаемом устройстве вы читание вьтолн етс одновременно5, the subtraction of the initial values is performed on the adder, and one of the terms is represented in the reverse code; in the proposed device, the reading is performed simultaneously
0 с суммированием с помощью узла суммировани по модулю два при параллельном сдвиге содержимого обоих регистров операндов, а результат фиксируетс в регистре разности.0 with summation using a modulo-two summation node with a parallel shift of the contents of both operand registers, and the result is recorded in the difference register.
На чертеже представлена структурна схема предлагаемого устройства.The drawing shows a block diagram of the proposed device.
Устройство дл алгебраического сложени чисел содержит два сдвиговых регистра 1 и 2 операндов А и В соответственно, сумматор 3, сдвиговый регистр 4 разности операндов, узел 5 суммировани по модулю два и узел 6 записи знака результата. Узел 5 суммировани по модулю два содержит три элемента И 7-9, элемент НЕ 10 и два элемента ИЛИ 11 и 12. Выходы сдвиговых регистров 1 и 2 соединены с входами 13 и 1А узла 5 суммировани по модулю два, выход 15 которого соединен с информационным входом сумматора 3, выход 16 - с информационным входом сдвигового регистра 4, а выходы 17 и 18 с соответствуюпщми входами узла 6. записи знака.The device for algebraically adding numbers contains two shift registers 1 and 2 of operands A and B, respectively, adder 3, shift register 4 differences of operands, modulo-two summing node 5 and result sign-recording node 6. Modulo two summation node 5 contains three elements AND 7-9, element NOT 10 and two elements OR 11 and 12. The outputs of the shift registers 1 and 2 are connected to inputs 13 and 1A of module two addition modulo two, output 15 of which is connected to information the input of the adder 3, the output 16 - with the information input of the shift register 4, and the outputs 17 and 18 with the corresponding inputs of the node 6. record sign.
Входы элемента И 7 узла 5 суммировани по модулю два соединены с его входами 13 и 14, а выход - сThe inputs of the element And 7 node 5 summation modulo two are connected to its inputs 13 and 14, and the output is from
SS
входом элемента НЕ 10, выход которого соединен с первыми входами элементов И 8 и 9, вторые входы которых подключены к соответствующим входам элемента И 7. Входы элемента ИЛИ 11 узла 5 суммировани по модулю два соединены с выходами элементов И 7 и 9, а его выход вл етс выходом 15 узла 5 суммировани по модулю два. Входы элемента РШИ 12 узла 5 суммировани по модулю два соединены с выходами элементов И 8 и И 9, а выход вл етс выходом 16 узла 5 суммировани по модулю два. Выходы элементов И 8 и 9 вл ютс выходами 17 и 18 узла 5 суммировани по модулю дваthe input element is NOT 10, the output of which is connected to the first inputs of elements AND 8 and 9, the second inputs of which are connected to the corresponding inputs of element AND 7. The inputs of the element OR 11 of the node 5 modulo-2 are connected to the outputs of elements And 7 and 9, and its output is an output 15 of modulo two summing node 5. The inputs of the RShI element 12 of the modulo-sum 5 node 5 are connected to the outputs of the And 8 and And 9 elements, and the output is the output 16 of the Node 5 module modulo two. The outputs of the elements And 8 and 9 are the outputs 17 and 18 of the node 5 modulo two
Узел 6 записи знака содержит два элемента И 19 и 20 и элемент ИЛИ 21 а его входы 22 и 23 подключены к выходам знаковых разр дов сдвиговых регистров 1 и 2 соответствеино. Входы элемента И 19 узла 6 записи знака соединены с входам 22 узла 6 записи знака и выходом 17 узла 5 суммировани по модулю два, а входы элемента И 20 - с входом 23 узла 6 записи знака и выходом 18 узла 5 суммировани по модулю два. Выходы элементов И .19 и 20 соединены с входами элемента ИЛИ 21, выход которого вл етс вькодом 24 узла 6 записи знака и coeдIiнeн с входом знакового разр да сдвигового регистра 4. Шина 25 вл етс шиной записи первого операнда А и подключена к входам разр дов сдвигового регистра 1 и сумматора 3, шина 26 вл етс шиной записи второго операнда В и подключена к входам разр дов сдвигового регистра 2, управл юща шина 27 соединена с входами управлени сдвигом сдвиговых регистров 1 и 2, а управл юща шина 28 соединена с .входами управлени сдвигом сумматора 3 и сдвигового регистра 4.The sign recording unit 6 contains two elements AND 19 and 20 and the element OR 21, and its inputs 22 and 23 are connected to the outputs of the sign bits of the shift registers 1 and 2, respectively. The inputs of the element 19 of the sign recording node 6 are connected to the inputs 22 of the node 6 of the record of recording and the output 17 of the node 5 modulo two, and the inputs of the element 20 are connected to the input 23 of the node 6 of the sign recording and the output 18 of the node 5 summation modulo two. The outputs of the AND blocks. 19 and 20 are connected to the inputs of the OR element 21, the output of which is the code 24 of the character recording assembly 6 and connected to the input of the sign register of the shift register 4. Bus 25 is the write bus of the first operand A and is connected to the inputs of bits shift register 1 and adder 3, bus 26 is the write bus of the second operand B and connected to the inputs of the bits of the shift register 2, the control bus 27 is connected to the shift control inputs of the shift registers 1 and 2, and the control bus 28 is connected to the inputs adder shift control 3 and shift register 4.
Устройство работает следуюпщм образом.The device works as follows.
Во врем первого такта работы устройства вьтолн етс запись первого операнда А, поступающего по шине 25,в сдвиговый регистр 1 и сумматор 3. За второй такт записываетс второй операнд В, поступающий по шине 26, в сдвиговый регистр 2. Запись операндов осуществл етс в единичном нормальном коде. Затем вьтолн етс обработка узломDuring the first cycle of operation of the device, the first operand A arrives via bus 25 into the shift register 1 and the adder 3. For the second clock, the second operand B arrives via bus 26 into the shift register 2. The operands are written in one normal code. Then the node processing is completed.
66
5 суммировани по модулю два информации , поступающей на его входы 13 и 14 в результате одновременного сдвига содержимого обоих регистров 1 и 2 до их полного обнулени . Узлом 5 суммировани по модулю два определ етс обща часть обоих операндов, котора с еговыхода 15 поступает на информационньй вход сумматора 3, где суммируетс с первым операндом, записанным ранее. Таким образом, на сумматоре 3 фиксируетс сзпчма двух исходных чисел А и В, если вьтолн етс соотношение А В, или удвоенное значение операнда А, если А В.5 modulo-two summing information arriving at its inputs 13 and 14 as a result of a simultaneous shift of the contents of both registers 1 and 2 until they are completely zeroed. The modulo two summation node 5 determines the common part of both operands, which from its output 15 goes to the information input of the adder 3, where it is summed with the first operand recorded earlier. Thus, on the adder 3 is fixed with the PCP of the two source numbers A and B, if the ratio A B is satisfied, or the double value of the operand A, if A B.
Разность операндов А и В с выхода 15 узла 5 суммировани по модулю два поступает на информационный вход сумматора 3 дл формировани суммы исходных чисел А и В в случае, если А Bj ас выхода 16 узла 5 суммировани по модулю два разность записываетс в сдвиговый регистр 4. Единичный сигнал на выходе 17 узла 5 суммировани по модулю два разрешает запись в знаковый разр д сдвигового ре.гистра 4 знака операнда А, поступающего на вход 22 узла 6 записи, знака, дл случа , когда А Bj- а единичный сигнал, на выходе 18 узла 5 суммировани по модулю два - запись знака операнда В, поступающего на вход 23 узла 6 записи 5 знака, дл случа ,- когда А В.The difference between the operands A and B from the output 15 of node 5 modulo two is fed to the information input of the adder 3 to form the sum of the initial numbers A and B in case A Bj ac of the output 16 of node 5 modulo two difference is written to the shift register 4. A single signal at the output 17 of node 5 of the modulo two summation allows writing 4 characters of the operand A to the sign bit of the shift registrar. Entering the input 22 of the recording node 6, the sign, for the case when A is a single signal, at output 18 Modulo Two Sum 5: Record ka operand B arriving at the input 23 of the node 6 of the recording of 5 characters, for the case when A B.
Знак операции учитьшаетс при записи второго операнда, т.е. в случае операции сложени его знак остаетс без изменени , в случае операции вычитани - измен етс наThe sign of the operation is recorded when writing the second operand, i.e. in the case of the addition operation, its sign remains unchanged; in the case of the subtraction operation, it changes to
противоположный. Таким образом, в устройстве выполн ютс операции над операндами, знаки которых не вли ют на выбор вьтолн емой операции,opposite. Thus, the device performs operations on operands, the signs of which do not affect the choice of the performed operation,
поскольку за один цикл работы устройства формируютс одновременно и сумма и разность исходных величин Знаки операндов учитьшаютс при фиксации знаков результата, причемsince during one operation cycle of the device both the sum and the difference of the initial values are formed simultaneously, the operand symbols are learned by fixing the signs of the result, and
знак суммы совпадает со знаком первого операнда, а знаку разности присваиваетс знак большего из операндов , что следует из таблицы.the sum sign coincides with the sign of the first operand, and the difference sign is assigned the sign of the larger of the operands, which follows from the table.
в соответствии с данными таблицы можно определить нахождение результата следующим образом: если знаки операндов, записанные в знаковыеAccording to the data in the table, it is possible to determine the finding of the result as follows: if the characters of the operands are written in signed
разр ды регистров 1 и 2, совпадают, то результат находитс в сумматоре 3, в противном случае результат следует считывать из регистра 4. Сдвиг информации в регистрах 1 и 2 вьтол- 5 ринетс при поступлении сигналов управлени сдвигом по. шине 27, сдвиг информации в сумматоре 3 и регистре 4 - при поступлении сигналов управлени сдвигом по шине 28. 10bits of registers 1 and 2 are the same, the result is in adder 3, otherwise the result should be read from register 4. The shift of information in registers 1 and 2 is blinked when the signals for shear control are received. bus 27, the shift of information in the adder 3 and register 4 - when the receipt of the control signals on the bus bus 28. 10
Рассмотрим пример алгебраического .сложени двух чисел А 9 и В 4. Исходные числа в регистрах 1 и 2 и сумматоре 3 представлены в следующем виде:15Consider an example of the algebraic combination of two numbers A 9 and B 4. The initial numbers in registers 1 and 2 and adder 3 are presented as follows: 15
3111111111 (А)3111111111 (A)
1111111111 (А)1111111111 (A)
2111100000 (В)2,111,100,000 (B)
При одновременном сдвиге содержи 20 ого обоих регистров 1 и 2 на выоде элемента И 7 присутствует еди ичный сигнал в течение 4С, гдеAt simultaneous shift, keep 20 th both registers 1 and 2 at the output of the element And 7 there is a single signal for 4C, where
С - врем сдвига одной единицы в регистрах 1, 2 и 4 и сумматоре 3, 25 который при подаче через элемент ИЛИ 11 с выхода 15 узла 5 суммировани по модулю два на вход сумматора 3 приводит к: увеличению его соержимого , т.е. ранее записанного зоC is the shift time of one unit in registers 1, 2 and 4 and adder 3, 25 which, when applied through the OR 11 element from the output 15 of the node 5 modulo-2 summing to the input of the adder 3, results in: previously recorded
числа А, на величину общей части операндов А и В, т.е. на число 4. В результате этого сложени в сумматоре 3 образуетс сумма исходных чисел (А + В), а регистр 2 обнулен. 5the numbers A, by the value of the common part of the operands A and B, i.e. by the number 4. As a result of this addition, the sum of the input numbers (A + B) is formed in the adder 3, and the register 2 is zero. five
При дальнейшем сдвиге информации в регистре 1 единичный сигнал присутствует на выходе элемента И 8, а следовательно, на выходах 16 и 17 узла 5 суммировани по модулю два 40 в течение времени Зт;. Таким образом происходит запись разности (А-В) в сдвиговьм регистр 4 с выхода 16 узла 5 суммировани по модулю два, одновременно р этим осуществл етс 45 запись знака числа А через элементы И 19 и ИЛИ 21 узла 6 записи знака в знаковый разр д сдвигового регистра 4, поскольку в данном случае выполн етс соотношение А В и зна- 50 ку разности присваиваетс значение знака большего операнда А. Сдвиг информации в регистре 1 выполн етс до полного его обнулени по сигналу управлени сдвигом, поступающему 55 по шине 27.With further information shifting in register 1, a single signal is present at the output of the element And 8, and therefore, at the outputs 16 and 17 of node 5, modulo two 40 during the time T3 ;. Thus, the difference (A-B) is written to the shift register 4 from the output 16 of the modulo-2 node 5, at the same time, 45 is the sign of the number A through the elements AND 19 and OR 21 of the sign-recording node 6 to the sign bit shift register 4, since in this case the relationship A B is fulfilled and the sign of the difference is assigned the sign value of the larger operand A. The information shift in register 1 is performed until it is completely zeroed by the shift control signal received 55 via bus 27.
При алгебраическом сложении двух чисел возможен случай, когда А ВWith the algebraic addition of two numbers, the case is possible when AV
т.е. когда исходные величины, например , следую1цие: А 4иВ 9.В этом случае обща часть обоих чисел, определенна узлом 5 суммировани по модулю два и поступающа с его выхода 15, при суммировании с наход щимс в сумматоре 3 операндом А дает удвоенное значение общей части чисел А и В, т.е. величину 2А, равную 8. Разность операндов (А-В), равна 5, в виде единичного сигна .ла, существукмцего на входе элемента И 9 в течение времени 5Х, приводит к по влению такого же единичного сигнала такой же длительности на выходах 15, 16 и 18 узла 5 суммировани по модулю два. Таким образом , разность операндов (А - В) поступает на вход сумматора 3 и участвует в формировании суммы исходных величин, поскольку А + В 2А + + (А - В). С выхода 16 узла 5 суммировани по модулю два разность записываетс в сдвиговый регистр 4, а также разрешаетс запись знака числа В через элементы И 20 и ШШ 21 узла 6 записи знака в знаковьй разр д сдвигового -регистра 4 по сигналу с выхода 18 узла 5 суммировани по модулю два. Сдвиг содержимого :регистра 2 вьшолн етс до полного его обнулени по сигналу управлени сдвигом, nocTynaic ;eMy по шине 27. Следовательно, сумма двух исходных чисел формируетс в. сумматоре 3, разность - в сдвиговом регистре 4, причем знаку разности присваиваетс значение знака больиего операнда.those. when the initial values, for example, are as follows: A 4 and B 9. In this case, the common part of both numbers, determined by modulo-2 summation unit 5 and coming from its output 15, when summing up with operand A in adder 3, doubles the common part of the numbers A and B, i.e. the value of 2A, equal to 8. The difference of the operands (A-B), equal to 5, in the form of a single signal, which exists at the input of the element And 9 during the time 5X, leads to the appearance of the same single signal of the same duration at the outputs 15, 16 and 18 of node 5 modulo two. Thus, the difference between the operands (A - B) is fed to the input of the adder 3 and participates in the formation of the sum of the initial values, since A + B 2A + + (A - B). From the output 16 of the modulo-2 summation node 5, the difference is written to the shift register 4, and the sign of the number B is also recorded through the elements AND 20 and W 21 of the node 6 of the character recording in the sign bit of the shift register 4 by the signal from the output 18 of the summation node 5 modulo two. Shifting the contents: register 2 is executed until it is completely zeroed out by the shift control signal, nocTynaic; eMy over the bus 27. Consequently, the sum of the two original numbers is formed in. adder 3, the difference is in the shift register 4, and the sign of the difference is assigned the value of the sign of the big operand.
В предлагаемом устройстве дл алгебраического сложени чисел предусмотрено одновременное получение суммы и разности исходных чисел, которые формируютс узлом суммировани по модулю два во врем параллельного сдвига информации, представленной в единичном нормальном коде в обоих сдвиговых регистрах операндов. Повьш1ение быстродействи предлагаемого устройства достигаетс за счет того, что в нем нет необходимости вьшолнени коррекции результата выг1итани двух чисел, котора необходима в известном устройстве. Это обусловлено тем, что в известном устройстве вь1читание выполн етс путем поразр дного суммировани пр мого кода одного операнда и обратного кода второго операнда.The proposed device for the algebraic addition of numbers provides for the simultaneous obtaining of the sum and difference of the initial numbers, which are formed by the modulo-two summation node during a parallel shift of information represented in a single normal code in both shift registers of operands. Improving the speed of the proposed device is achieved due to the fact that it does not need to perform correction of the result of generating two numbers, which is necessary in the known device. This is because in a known device, reading is performed by a bitwise summing of the forward code of one operand and the return code of the second operand.
+ ++ +
+ ++ +
+ +
Знак большего операндаThe sign of the larger operand
То жеAlso
Знак большего операндаThe sign of the larger operand
+ -f+ -f
Знак большего операндаThe sign of the larger operand
t5t5
2S2S
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833564526A SU1136148A1 (en) | 1983-03-18 | 1983-03-18 | Device for taking algebraic sum of numbers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833564526A SU1136148A1 (en) | 1983-03-18 | 1983-03-18 | Device for taking algebraic sum of numbers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1136148A1 true SU1136148A1 (en) | 1985-01-23 |
Family
ID=21053809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833564526A SU1136148A1 (en) | 1983-03-18 | 1983-03-18 | Device for taking algebraic sum of numbers |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1136148A1 (en) |
-
1983
- 1983-03-18 SU SU833564526A patent/SU1136148A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР № 579613, кл. S 06f 7/50, 1976. 2, Карцев М.А. Арифметика цифровых машин. М.,. Наука, 1969, .с. 294, рис. 3-1 б (прототип). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR870009595A (en) | Serial-Bit 2's Complement Digital Signal Processing Unit | |
| SU1136148A1 (en) | Device for taking algebraic sum of numbers | |
| SU1280624A1 (en) | Device for multiplying the floating point numbers | |
| SU1200280A1 (en) | Multiplying device | |
| SU1394239A1 (en) | Logical storage device | |
| SU1193664A1 (en) | Adding-subtracting device | |
| SU429423A1 (en) | ARITHMETIC DEVICE | |
| SU1280612A1 (en) | Device for dividing numbers in redundant code | |
| SU1180882A1 (en) | Device for multiplying numbers in one's complement form | |
| SU1300640A1 (en) | Binary-coded decimal code-to-binary code converter | |
| SU1246091A1 (en) | Device for extracting square root | |
| SU1497614A1 (en) | Device for dividing binary numbers | |
| SU860060A1 (en) | Device for reproducing squere-law dependancy | |
| RU2248094C2 (en) | Device for transforming numbers from decimal to binary notation scale | |
| SU1661760A1 (en) | Arc tan function calculator | |
| SU1262479A1 (en) | Adder-accumulator | |
| SU1030798A1 (en) | Device for number order equalization | |
| SU1205142A1 (en) | Device for controlling access to scratch-pad memory | |
| SU1411738A1 (en) | Digital function converter | |
| SU1809438A1 (en) | Divider | |
| RU2007036C1 (en) | Device which produces members of multiplicative groups of galois fields gf(p) | |
| SU1290315A1 (en) | Arithmetic unit operating in residual class system | |
| RU2034330C1 (en) | Operational unit | |
| SU470927A1 (en) | The device of the majority decoding with three-time repetition of discrete information | |
| SU370605A1 (en) | DEVICE FOR READING |