SU1136123A1 - Многопрограммный регул тор температуры - Google Patents

Abstract

1 .МНОГОПРОГРАММНЫЙ РЕГУЛЯТОР ТЕМПЕРАТУРЫ, содержащий блок адресации , первый и второй блоки буферной пам ти, запоминающее устройство, сумматор, коммутатор, блок программировани , селектор уровн , элемент сравнени , таймер, блок управлени , обегаюищй блок, датчики температуры и исполнительные элементы, по одному на каждый канал регулировани , причем первьй и второй выходы блока адресации св заны между собой и подключены к третьим входам запоминающего устройства и второго блока буферной пам ти, к вторым входам которых подключены соответственно третий и четвертый выходы блока адресации, выход запоминающего устройства соединен с вторым входом селектора уровн , третьим выходом блока управлени , первым и вторым входами коммутатора , выход которого подключен к первому входу первого блока буферной пам ти, второй вход которого св зан с п тым выходом блока адресации и входом стробировани  обегающего блока , а выход - с первым входом запоминаюо го устройства через сумматор, другой вход которого св зан с первым выходом блока программировани , второй, третий и четвертый выходы которого соединены соответственно с первыми входами селектора уровн , блока управлени  и элемента сравнени  , а вход - с. выходом второго блока буферной пам ти, первый вход которого подключен к первому выходу элемента сравнени , вторые вход и выход которого св заны соответственно с вькодом таймера и вторым входом обегающего блока, третий, четвертый и п тый входы которого,соединены соответственно с первыми выходами бло«Л ка управлени , адресации и выходами датчиков температуры, а выходы - с входами исполнительных элементов и третьим входом блока управлени  соответственно , второй выход которого соединен с третьим входом коммутатора ,отличающийс  тем, :с э: что, с целью расширени  функциональных возможностей путем увеличени  . длительности циклов терморегулировани , в него введены третий блок о д буферной пам ти и блок формировани , приращени , а таймер вьтолнен в виде перепрограммируемого запоминающего устройства, блок адресации снабжен шестым выходом, блок программировани  - пусковым выходом, а обегаЮПЦ1Й блок - входом запуска, причем первый и второй входы третьего блока буферной соединены с выходом таймера и пусковым выходом блока адресации соответственно, а выход Через блок формировани  прира-щени  - с первым входом таймера.

Description

второй и третий входы которого св за ны соответственно с первым и шестым выходами блока адресации, а четвертый вход - с пусковым выходом блока программировани  и входом запуска обегающего блока.

2, Регул тор по П.1, отличающийс  тем, что блок адресации содержит последовательно соединенные генератор, первый и второй счетчики, триггер, третий счетчик, делитель частоты, первый выход которого подключен к одному из входов

36123

первого элемента И, второй выход - к одному из входов второго элемента И, другие входы элементов И св заны между собой, с выходом триггера и через одновибратор и второй элемент; задержки - с четвертым и п тым выходами блока адресации соответственно, выходы элементов И соединены соответственно Через первьй и третий элементы задержки с третьим и шестым выходами блока-адресации, первым и вторым выходами которого  вл ютс  вторые выходы третьего и второ1;о счетчиков соответственно.

1

Изобретение относитс  к автоматике и может быть использовано дл  программного регулировани  процессов термообработки изделий в группе технологических установок.

Известно устройство дл  программного регулировани  температуры, содержащее последовательно соединенньй блок адресации, запоминающее устройство, селектор, блок управлени , обегающий блок, выходы которого подключены к исполнительным органам и третьему входу блока управлени , а выходы - к первому и п тому выхода блока адресации, св занных также с вторым входом блока буферной пам ти, к выходам термодатчиков и второму выходу блока сравнени , коммутатор, входами соединенный с двум  выходами блока управлени  и выходом запоминающего устройства, а выходом через последовательно соединенные блок буферной пам ти и сумматор - с первым входом запоминающего устройства, блок программировани , св занный с первьми входами сумматора, селектора , блока управлени  и блока сравнени  и с вторым входом обегающего блока, подключенного к таймеру. Блок адресации состоит из генератора , счетчика, элемента И. Блок программировани  содержит блок переключателей и перепрограммируемое запоминающее устройство lj .

Однако это устройство реализует программу, состо п(ую только из трех

линейных участков, что ограничивает область его применени .

Известен также многоканальньш регул тор температур, содержащий последовательно соединенные блок адресации , запоминающее устройство, селектор , блок управлени , обегающий блок, выходы которого подключены к исполнительным органам и третьему входу блока управлени , а входы к первому и п тому выходам блока адресации, св занных также с вторым входом блока буферной пам ти, к выводам термодатчика и второму выходу элемента сравнени , коммутатор, входами соединенный с двум  выходами блока управлени  и выходом запоминающего устройства, а выходом - через последовательно соединенные блок буферной пам ти и первый сумматор с первым входом запоминающего устройства , блок программировани , св занный с первыми входами первого сумматора , селектора, блока управлени , элемента сравнени , второй блок буферной пам ти, выход которого соединен с входом блока программировани , первый вход св зан с первым выходом элемента сравнени , второй вход - с четвертым выходом блока адресации, первьш и второй выходы которого подключены к третьему входу второго блока буферной пам ти. Блок адресации содержит последовательно соединенные генератор, два счетчика, триггер , третий счетчик, делитель.

3

элемент и, элемент задержки, а также одновибратор. Блок программировани  содержит последовательно.соединенные первый блок переключателей, элемент совпадени  и перепрограммируемое запоминающее устройство и второй блок переключателей, подключенный к информационному входу перепрограммируемого запоминающего устройства, адресньй вход которого св зан с вторым входом схемы совпадени  2J .

Однако на практике требуетс  формирование сложных законов управлени  обладающих длиннопериодическими цикшйми .

Кроме того, устройство имеет общий таймер, не позвол ет реализовать программы длительностью более 24 ч, так как в этом случае возможно совпадение числовых значений заданных временных интервалов, относ щихс  к разным суткам, что приводит к ложному отключению каналов регул тора или нарушению программы (ошибка в выборе участка программы), а также усложн ет программирование временных координат, так как в начале каждого цикла работы дл  всех каналов приходитс  пересчитывать временные координаты относительно начала времени запуска данного канала , кроме того, приходитс  задавать две временные координаты дл  каждого участка, что обусловлено сложностью реализации функции выбора участка программы (проверка нескольких логических условий).

Цель изобретени  - расширение функциональных возможностей путем увеличени  длительности циклов терморегулировани  .

Указанна  цель достигаетс  тем, что в многопрограммный регул тор температуры , содержащий блок адресации, первый и второй блоки буферной пам ти , запоминающее устройство, сумматор , коммутатор, блок программировани , селектор уровн , элемент сравнени , таймер, блок управлени , обегающий блок, датчики температуры и исполнительные элементы, по одному на каждый канал регулировани , причем первый и второй выходы блока адресации св заны между собой и подключены к третьим входам запоминающего устройства и второго блока буферной пам ти, к вторым входам которых подключены соответственно тре23и

тий и четвертый выходы блока адресации , выход запоминающего устройства соединен вторьм входом селектора уровн , с третьим выходом блока управлени , первым и вторым входами коммутатора, вькод которого подключен к первому входу первого блока буферноц пам ти , второй вход которого св зай с п тым выходом блока адресации и входом стробирсвани  обегающего блока, а выход - с первым входом запоминающего устройства через сумматор, другой вход которого св зан с первым выходом блока программировани , вт.орой, третий и четвертый выходы которого соединены соответственно с первыми входами селектора уровн , блока управлени  и элемента сравнени , а вход - с выходом второго блока буферной пам ти, первый вход которого подключен к первому выходу элемента сравнени , вторые вход и выход которого св заны соответственно с выходом таймера и вторым входом обегакицего блока, третий, четвертый и п тьы входы которого соединены соответственно с первыми выходами блоков управлени , адресации и выходами датчиков температуры , а выходы - с входами исполнительных элементов и третьим входом блока управлени  соответственно , второй выход которого соединен с третьим входом коммутатора, введены третий блок буферной пам ти и блок формировани  приращени , а таймер вьшолнен в виде перепрограммируемого запоминающего устройства ,- блок адресации снабжен шестым выходом, блок программировани пусковым выходом, а обегающий блок - входом запуска, причем первый и второй входы третьего блока буфер- . ной пам ти соединены с выходом таймера и пусковым выходом блока адресации соответственно, а выход через блок формировани  приращени  - с ервым входом таймера, второй и.третий входы которого св заны соответтвенно с первым и шестым выходами лока а;фесации, а четвертый вход пусковым выходом блока программиовани  и входом запуска обегающего лока.

Кроме т-ого, блок адресации содерит последовательно соединенные геератор , первый и второй счетчики, риггер, третий счетчик, делитель S частоты, первый выход которого подключен к одному из входов первого элемента И, второй выход - к одному из входов второго элемента И, другие входы элементов И св заны между собой, с выходом триггера и через одновибратор и второй элемент задерж ки - с четвертым и п тым выходами блока адресации соответственно, выходы элемента И соединены соответственно через первьй и третий элементы задержки с третьим и шестым вы ходами адресации, первым и вторым выходами которого  вл ютс  вторые выходы третьего и второго счетчиков соответственно. На фиг.1-3 приведены структурные схемы соответственно многопрограммного регул тора температуры, блока адресации и блока программировани J на фиг.4 - временные диаграммы рабо ты регул тора. Регул тор содержит блок 1 адреса ции, второй блок 2 буферной пам ти, запоминающее устройство (ЗУ) 3, сумматор 4, коммутатор 5, первый блок 6 буферной пам ти, блок 7 программировани , селектор 8 уровн , элемент 9 сравнени , таймер 10, бло 11 управлени , третий блок 12 буфер ной пам ти, блок 13 формировани  приращени , обегающий блок 14, датчики 15 температуры, исполнительные элементы 16, генератор 17, первьпн 1. и второй 19 счетчики, триггер 20, одновибратор 21, третий счетчик 22, второй элемент 23 задержки, делител 24 частоты, первый 25 и второй 26 элементы И, первыйэлемент 27 задержки , третий элемент 28 задержки, блоки 29. и 30 переключателей, схему 31 совпадени , перепрограммируемое запоминающее устройство 32. Блоки и узлы регул тора выполн ют следующие функции. Блок адресации служит дл  формировани  по временной диаграмме (фиг,4) сигналов на выходах 1-6, блок 2 буферной пам ти предназначен дл  временного хранени  и вьщачи в блок 7 программировани  адреса номе ра участка А2; ЗУ 3 - дл  формирова ни  индивидуальных программ по каждому каналу сумматор 4 - дл  модификации индивидуальных программ в ЗУ 3, коммутатор 5 управл ет занесением в блок 6буферной пам ти либо си нала задани , либо сигнала коррекци 236 блок 7 программировани  задает индивидуальные параметры программ по каждому каналу и каждому участку в канале, селектор 8 уровн  служит ограничителем максимального значени  программ; элемент 9 сравнени  выбирает номер участка, на котором находитс  данньй канал; таймер 10, выполненный в виде перепрограммируемого запоминающего устройства. Предназначен дл  запоминани  индивидуальных времен работы каналов; блок 11 управл ет работой коммутатора и обегающего блока 14; блок 12 буферной пам ти и блок 13 формировани  приращений предназначены дл  модификации индивидуальных времен в таймере 10, обегающий блок 14 коммутирует соответствующие данному каналу датчики 15 температуры и исполнительные элементы 16. Блок 1 адресации (фиг.2) формирует по временной диаграмме (фиг,4) следующие сигналы на выходах 1-6: адресный сигнал А1 (выход 1), снимаемый с разр дных выходов счетчика 22, имеющего емкость N , равную числу каналов регулировани  (этот сигнал служит дл  управлени  ЗУ 3, обегающим блоком 14, блоком 7 программировани  и программируемым ЗУ таймером 10; адресньй сигнал А2 (выход 2), снимаемый со счетчика 19 с емкостью К, равной максимальному числу участков программы термообработки каждого канала (этот сигнал служит дл  управлени  считыванием информации с блока 7) , сигнал разрешени  записи ЗУ 3 информации, поступающей с сумматора 4 (снимаетс  с вькода последовательной цепи, содержащей генератор 17, счетчики 18 и 19, триггер 20, счетчик 22, делитель 24, элемент И 25 и первый элемент 27 задержки, и формирует через каждый период Т L K-2N-M, один цикл перезаписи по N каналам, где {, и Н емкости счетчика 18 и делител  24 по выходу 1); импульс на сброс пам ти блока 2 в начальный момент опроса каждого, канала (выход 4), стробирующнй импульс на выходе 5 дл  записи информации в блок 6 пам ти и записи логического уровн  управл ющего сигнала от блока 11, поступающего через блок 14 в фиксаторы нулевого пор дка исполнительных элементов 16; сигнал разрешени  запи71

си в перепрограммируемое ЗУ таймера 10 (снимаетс  с выхода последовательной цепи, содержащей генератор 17, счетчики 18 и 19, триггер 20, счетчик 22, делитель 24, элемент И :26 и третий элемент 28 задержки). Этот сигнал формирует один цикл пе1резаписи по N каналам модифицированных значений индивидуальных таймеров (длительность сигнала Т-/М, где Тд - период следовани . Мл емкость делител  по выходу 2).

Сигнал стабильной частоты генератора 17 через первый счетчик 18 поступает на второй счетчик 19, который фиксирует адресный сигнал А2. Счетчик 19 соединен с триггером 20, который формирует паузу длительность С. /2, необходимую дл  обеспечени  считьшани  информации с блока 7 и ЗУ 3 и ее переработки после выбора номера участка программы. Одновибратор 21 формирует в начале опроса каждого канала сигнал сброса буферной пам ти 2j чем подготавливает ее к работе (реагирует на задний фронт вькодного сигнала триггера 20), :элемент 23 задержки формирует по пе;реднему фронту триггера 20 импульс :с задержкой, равной t 2 R занесеI им  информации в буфер 6 и обегающий блок 14, Задержка необходима дл  исключени  вли ни  переходных про:цессов после выбора последнего участка . С помощью делител  24 осуществл етс  вырезка из сигнала длительностью Tj| (период между модификацией задани ), импульсов (), дл  формировани  сигнала разрешени  : записи, импульса . WIH формировани  сигнала разрешени  записи в блок 12. Запоминающее устройство 3 работает вкруговую в режиме построчной выборки по адресному сигналу, выдава  канальную информацию на выходные шины об уровне сигнала задани , и вместе с коммутатором 5, блоком 6 пам ти и сумматором 4 образует мно; гоканальный формирователь индивидуальных линейно измен ющихс  во време ни программ термообработки изделий, причем темп нагрева определ етс  значением приращени , подаваемого на первый вход сумматора 4, и периодом следовани  импульсов разрешени  записи информации, поступающей с третьего входа блока 1 адресации. С приходом адресного сигнала на вход ЗУ

238

3 канальна  информаци  считываетс , через коммутатор 5 подаетс  в блок 6 пам ти и заноситс  в него по си1- налу с п того выхода блока 1 адресации , далее суммируетс  сумматором 4 с заданным значением приращени  и, если присутствует сигнал разрешени  записи на втором входе блока 3, заноситс  в него вместо прежней информации по всем опрашиваемым каналам один раз в такт работы Т.

Информационный сигнал с выхода ЗУ 3 подаетс  на вход селектора 8, пропускак цего на свой выход наименьший из входных сигналов, т.е. либо код сигнала of ЗУ 3, либо код уровн  изотермы от блока 7. Обегающий блок 14 периодически последовательно по адресному сигналу, определ ющему номер канала, подключает первый выход и третий вход блока 11 управлени  соответственно к первому входу исполнительного органа 16 и выходу датчика 15. В блоке 11 сигнал датчика 15 усиливаетс , преобразуетс  в код, сравниваетс  с сигналом задани  поступающим с селектора 8 уровн , определ етс  разность сигналов задани  и обратной св зи (сигнал ошибки), котора  далее сравниваетс  с заданным блоком 7 (выход 3) ; значени ми гистерезисов регулировани  и коррекции. По результатам сравнени  на выходе 1 формируетс  двухпозиционное регулирующее воздействие. Если сигнал ошибки превьнпает гистерезис коррекции, по вл етс  сигнал на втором выходе блока 11, которьй коммутатором 5 подключает к блоку 6 буферной пам ти вместо сигнала от запоминающего устройства 3 сигнал обратной св зи (сигнал датчика 15) от блока 11 (вькод 3). При срабатывании корректирующего контура в ЗУ 3 наноситс  код сигнала датчика вместо сигнала задани . Така  коррекци  восстанавливает программу термообработки при сбо х, возникающих в результате дейсЧ-ви  производственных помех.

Блок 7 программировани  (фиг.З) вьщает занесенную в него информацию/ на первом выходе - о темпе нагрева или охлаждени , на втором выходе - об уровне ограничени  температуры 5м , на третьем выходе о значени х гистерезисов регулировани  йвр и коррекции л Q(; и на чет9

вертом выходе - о временной координте -го участка программы. На пусковом п том выходе вьщаетс  сигнал, обнул юр№1й в таймере 10 индивидуальный таймер данного канала и снимающий в блоке 14 блокировку исполнительных элементов. Блок 7 состоит из декадного переключающего элемента 29 дл  установки номера программруемого канала и номера участка канальной программы,, декадного переключающего элемента 30 дл  задани  значений записываемых параметров (темпа нагрева, уровн  ограничени  температуры, гистерезисов регулировани  и коррек 1,ии, временной координаты i,( конца i -го участка , схемы совпадени  и перепрограммируемого ЗУ 32, в качестве которого целесообразно использовать интегральные посто нные энергонезависимые ЗУ с электрическим перепрограммированием , например К558РР1 и .

Запись информации осуществл етс  следующим образом. Переключающим элементом 29 устанавливаетс  номер программируемого канала, затем номер участка (начина  с первого), переключаюпщм элементом 30 устанавлваютс  значени  режимных параметров и вручную кратковременно нажимаетс  кнопка подачи сигнала разрешени  записи на схему 31 совпадени . Заданна  переключающим элементом 30 информаци  в момент совпадени , кода

адресов переключающего элемента z9 и,кода адресных сигналов А1 и А2 записываетс  в соответствующую  чейку ЗУ 32, При отсутствии сигнала разр,ешени  записи ЗУ 32, управл  сь адресными сигналами, вьвдает по каждому из адресов А1 А2 полную информацию о параметрах участка программы , без записи новой информации. Количество участков канальных программ ограничено емкостью пам ти ЗУ по адресу А2 и может легко наращиватьс  от до 64-х и более до значени  2к. В качестве переключающих элементов 29 и 30 удобно исполь зовать комплекты декадных (дес тичных ) переключателей с шифратором. При использовании однокоординатных ЗУ- 32 адресные шины раздел ютс  по усмотр;;н{ ;о, разработки на две группы адресов А1 и А2 в соответствии с требуемым числом каналов и участков.

2310

На второй вход схемы 31 совпадени  поступает сигнал от кнопки Включение канала и при совпадении кода выставленного на элементе 29 с адресным сигналом, на пусковом вьгходе 5 блока/программировани  по вл етс  сигнал, обнул ющий в таймере 10 индивидуальный таймер данного канала . Он также поступает на вход запуска обегающего блока 14 и снимает блокировку включени  исполнительных элементов 16. На вход таймера 10 поступает адрес номера канала А1, информаци  считываетс  и поступает в элемент 9 сравнени , на первый вход которого поступает сигнал с выхода 4 блока 7, представл ющий собой значение границы участка с адресом А2. Если это значение больше текущего значени  времени,данного канала, считанного с таймера 10, то сигнал на первом вькоде элемента 9 сравнени  не по вл етс  и в блоке буферной пам ти 2 происходит модификаци  адреса А2, считываетс  новое значение и оп ть сравниваетс  с прежним значением текущего времени, как только оно превысит значение о , то на первом выходе элемента 9 сравнени  по вл етс  сигнал , который блокирует дальнейшую модификацию А2 в блоке 2. Так выбираетс  нужный участок, и его параметры считываютс  из блока 7. Модификаци  индивидуального таймера канала

on производитс  по цепочке из блоков 10, 12 и 13. Считанна  информаци  по сигналу с пускового выхода блока 1 адресации поступает в буферную пам ть 12, а оттуда - в блок 13 формировани  приращений, где суммируетс  с з даннь1м приращением, и по сигналу разрешни  записи с шестого выхода блока 1 адрсации новое значение записываетс  вместо прежнего. Таким образом в таймере 10 происходит независимьй отсчет времени дл  каждого канала с момента его включени , что делает его временные функции независимыми от других каналов. Кроме того, в блоке 7 исключаетс  (по сравнению с известным устройством втора  задаваема  координата , так как теперь врем  монотонно возрастает и достаточно провер ть только одну границу. Конец цикла определ етс  по совпадению кода конца цикла, записанного в блоке 7, с кодом в тай111 мере 10, На втором выходе элемента 9 сравнени  по вл етс  сигнал, который поступает в обегающий блок 14 и блокирует исполнительные элементы 16 Регул тор работает следующим образом . Перед пуском любого из объектов или группы объектов регулировани  в работу в блок 7 программировани  заноситс  график изменени  регулируемого параметра , аппроксимированный линией из числа участков .от О до к, лри это на каждом участке задаютс  с, , темп изменени  параметра (б т производна  по температуре издели ), а также уровень ограничени  параметра на -м участке и гистерезисы регулировани  и коррекции (при двухпозиционном управлении). Затем подаетс  разрешающий сигнал ( вручную) на соответствующий исполни тельный элемент 16 включением реле типа РПС. С этого момента по адресу А1 данного канала в ЗУ 3 автоматичес ки заноситс  значение начальной температуры объекта, и начинаетс  формирование nporpaMNfti 3 соответствии с занесенной в блок 7 информацией. При этом идет обычный процесс двухпозиционного регулировани  температуры . При достижении параметром уров iHeu ограничени  селектор 8 уровн  и контур коррекции программы ограничи вают сигнал задани  на требуемом I уровне. Окончание программы фиксиi руетс  элементом 9 сравнени . I Если в процессе регулировани  под действием помех происходит сбой програымы , в работу вступает корректирующий контур, восстанавливающий в ЗУ к программное значение сигнала задани  по сигналу обратной св зи, переключением коммутатором 5 на ин23- 12 формационный вход ЗУ 3 информации о температуре объекта. Перепрограммируемое ЗУ таймера 10 содержит индивидуальйые таймеры каждого канала. При включении канала в работу соответствутоща  ему  чейка обнул етс  по сигналу от блока 7 программировани . При подаче на второй вход таймера 10 адреса номера канала А1 из соответствующей  чейки считываетс  значение индивидуального таймера и заноситс  в буфер . Также его значение поступает на элемент 9 сравнени , куда поступает из блока 7 значение i . Если , меньше текущего значени , то происходит модификаци  А2 и считываетс  следующее значение о,- до тех пор, пока оно не превысит текущее врем , в этом случае блокируетс  модификаци  А2 и из блока 7 считываютс  значени  параметров. Из буфера 12 значение индивидуального таймера поступает в блок 13, где происходит его модификаци  и новое значение записываетс  по адресу А1 в перепрограммируемое ЗУ таймера 10. Таким образом, изобретение представл ет собой цифровой многоканальный , многопрограммный регул тор температуры, который в отличии от известного устройства позвол ет формировать Б каналах индивидуальные программы, состо щие из значительно большего (без ограничени  длительностей циклов 24 ч)количества линейных участков, существенно расширить его функциональные возможности путем обеспечени  формировани  практически любых законов изменени  программы термообработки изделий во времени и упростить процесс программировани .

/7

/8

L.

all

25

i

2В

и

.JJ

TT

Claims (2)

1. ' 1 .МНОГОПРОГРАММНЫЙ РЕГУЛЯТОР ТЕМПЕРАТУРЫ, содержащий блок адресации, первый и второй блоки буферной памяти, запоминающее устройство, сумматор, коммутатор, блок программирования, селектор уровня, элемент сравнения, таймер, блок управления, обегающий блок, датчики температуры и исполнительные элементы, по одному на каждый канал регулирования, причем первый и второй выходы блока адресации связаны между собой и подключены к третьим входам запоминающего устройства и второго блока буферной памяти, к вторым входам которых подключены соответственно третий и четвертый выходы блока адресации, выход запоминающего устройства соединен с вторым входом селектора уровня, третьим выходом блока управления, первым и вторым входами коммутатора, выход которого подключен к первому входу первого блока буферной памяти, второй вход которого связан с пятым выходом блока адресации и входом стробирования обегающего блока, а выход - с первым входом запоминающего устройства через сумматор, другой вход которого связан с первым выходом блока программирования, второй, третий и четвертый выходы которого соединены соответственно с первыми входами селектора уровня, блока управления и элемента сравнения , а вход - с выходом второго блока буферной памяти, первый вход которого подключен к первому выходу элемента сравнения, вторые вход и выход которого связаны соответственно с выходом таймера и вторым входом обегающего блока, третий, четвертый и пятый входы которого·, соединены со- <д ответственно с первыми выходами блока управления, адресации и выходами датчиков температуры, а выходы - с входами исполнительных элементов и третьим входом блока управления соответственно, второй выход которого соединен с третьим входом коммутатора,отличающийся тем, что, с целью расширения функциональных возможностей путем увеличения длительности циклов терморегулирования, в него введены третий блок буферной памяти и блок формирования; приращения, а таймер выполнен в виде перепрограммируемого запоминающего устройства, блок адресации снабжен шестым выходом, блок программирования - пусковым выходом, а обегающий блок - входом запуска, причем первый и второй входы третьего блока буферной памяти соединены с выходом таймера и пусковым выходом блока адресации соответственно, а выход через блок формирования приращения - с первым входом таймера, второй и третий входы которого связа ны соответственно с первым и шестым вых одами блока адресации, а четвертый вход - с пусковым выходом блока программирования и входом запуска обегающего блока.
2. 2. Регулятор по п.1, отличающийся тем, что блок адресации содержит по<у!едовательно соединенные генератор, первый и второй счетчики, триггер, третий счетчик, делитель частоты, первый выход которого подключен к одному из входов первого элемента И, второй выход - к одному из входов второго элемента И, другие входы элементов И связаны между собой, с выходом триггера и через одновибратор и второй элемент, задержки - с четвертым и пятым выходами блока адресации соответственно, выходы элементов И соединены соответственно Через первый и третий элементы задержки с третьим и шестым выходами блока адресации, первым и вторым выходами которого являются вторые выходы третьего и второго счетчиков соответственно.