SU1128247A1 - Цифровой дискриминатор - Google Patents

Abstract

ЦИФРОВОЙ ДИСКРИМИНАТОР, содержащий первый и второй счетчики, первый и второй регистры, первый и второй элементы сравнени , переключатель уровней, блок вьщачи числа и блок управлени , включающий формирователи переднего и заднего фронтов импульса, триггер, элементы ИЛИ-НЕ, И, ИЛИ, причем счетные входы счетчиков объединены, выходы разр дов первого счетчика соединены с установленными входами первого регистра, с пер-, вой группой входов первого элемента сравнени М с информационными входами блока выдачи числа, выходы которого  вл ютс  выходами устройства, выходы первого регистра соединены с второй группой входов первого элемента сравнени , инверсные выходы вто рого регистра соединены с установочными входами второго Летчика, выходы разр дов которого соединены с установочными входами второго регистра , с входами элемента ИЛИ-НЕ блока управлени  и с первой группой входов второго элемента сравнени , втора  группа входов которого подключена к выходам переключател  уровней,а выход - к входу установки в О второго счетчика, выход первого элемента сравнени  соединен с первым входом первого элемента И блока управлени , второй вход которого подклю .чен к выходу элемента ИЛИ-НЕ, а третий - к синхронизирующему входу триггера , к выходу второго формировател  заднего фронта импульса и кпервому входу второго элемента И, второй вход которого соединен с инверсным выходом триггера, а выход - с входом (Л записи второго регистра и с первым входом элемента ИЛИ, второй вход которого подключен к выходу первого .элемента.И и входу первого формировател  заднего фронта импульса, выход которого подключен к входу записи первого регистра, вход начала цикла обработки устройства соединен с входом формировател  переднего фронх та импульса, выход которого подклюК9 чен к входу управлени  записью втог рого счетчика, выход элемента ИЛИ соединен с управл ющим входом блока выдачи числа, отлич ающе е с   тем, что, с целью повышени  .помехоустойчивости цифрового дискриминатора путем запрета действи  коротких импульсов помехи во врем  счета сигналов унитарного кода, в него введены селектор импульсов по длительности , второй триггер, входные элементы И, ИЛИ, причем информационный вход устройства подключен к входу . селектора импульсов по длительности

Description

и синхронизирующему входу второго триггера, вход установки в О которого соединен с выходом селектора импульсов по длительности и с первым входом входного элемента ИЛИ, выход которого подключен к счетным входам счетчиков, а второй Вход - к выходу входного элемента И, первьй вход которого соединен с пр мым выходом «триггера, а второй вход - с выходом второго формировател  заднего фронта

импульса, в блок управлени  дополнительно введены третий формирователь заднего фронта импульса и элемент задержки, причем вход начала цикла обработки устройства через элемент задержки соединен с входом второго формировател  заднего фронта импульса и входом третьего формиров-ател  заднего фронта импульса, выход которого подключен к второму входу входного элемента И.

1

Изобретение относитс  к области информационно-измерительной и вычислительной техники и может найти применение в системах регистрации и обработки случайных сигналов, в частности может быть использовано дп  обработки данных, получаемых от координатографа .

Известен многоканальный цифровой дискриминатор, содержащий блок счетчиков исследуемой величины, переключатели уровней и блоки сравнени  по числу уровней дискриминации, тригге- р|Ы и блок совпадени  {. .

Это устройство может дискриминировать анализируемую величину по р ду уровней дискриминации, однако состоит из одноканальных дискриминаторов , что требует большого объема оборудовани .

Наиболее близким к изобретению по технической сущности  вл етс  известный цифровой дискриминатор, содержащий первьй и второй счетчики, первый и второй блоки пам ти, первый и второй элементы сравнени , переключатель уровней, блок управлени  и блок выдачи, причем выходы разр дов 1. первого счетчика соединены с установочными входами первого блока пам ти первой группой входов первого элемента сравнени  и информационными входами блока вьщачи, выходо которого  вл ютс  выходами устрриства, выходы первого блока пам ти соединены с .второй группой входов первого элемента сравнени , выход которого соединен

с первым управл ющим входом блока управлени , второй управл ющий вход которого  вл етс  управл ющим входом устройства, первый и второй выходы блока управлени  соединены соответственно с управл ющими .входами первого блока пам ти и блока выдачи, счетный вход первого счетчика соединен с информационным входом устройства и со счетным входом второго счетчика, выходы разр дов которого соединены с группой информационных входов блока управлени , второй группой входов второго элемента сравнени  и группой установочных входов второго регистра, инверсные вьпсоды разр дов которого соединены с установочными входами второго счетчика, третий и четвертый выходы блока управлени  соединены с управл ющими входами второго блока пам ти и второго счетчика соответственно, выходы переключател  уровней соединены с первой группой входов второго элемента сравнени , выход которого соединен с входом установки второго счетчика в нулевое состо ние, блок управлени  цифрового дискриминатора содержит формирователь переднего фронта , первый и второй формирователи заднего фронта, триггер, первьй и второй элементы И, элемент ИЛИ, элемент ИЛИ-НЁ, причем группа информационных входов блока соединена с входами элемента ИЛИ-НЕ, выход которого соединен с входом первого элемента И, выход которого соединен с

3 1

входом элемента ИЛИ и с входом первого формировател  заднего фронта, выход которого  вл етс  первым выходом блока, первый управл ющий вход блока соединен с входом первого элемента И, второй управл ющий вход блока соединен с.входами формировател  переднего фронта и второго формировател  заднего фронта, вьгход которого соединен с входом синхронизации триггера, входами первого и второго элементов И, нулевой выход триг гера соединен с входом второго элемента И, выход которого соединен с входом элемента ИЛИ, выход которого  вл етс  вторым выходом блока, выход второго элемента И  вл етс  третьим выходом блока, выход формировател  переднего фронта  вл етс  четвертым выходом блока .

Недостатком известного цифрового дискриминатора  вл етс  низка  функциональна  надежность вследствие возможности нарушени  заданных уровней дискриминации выводимых значений а также вывода квазиповтор ющихс  (отличающихс  на единицу) значений в области уровн  дискриминации, что нар ду с нарушением функций дискриминатора приводит к избыточности выводимой информации.

Указанные сбои в работе дискриминатора возникают, когда первьй и вто рой счетчики дискриминаторов из-за . технологических разбросов параметров фиксируют различающиес  значе .ни  анализируемой величины при наличии в поступающем унитарном коде уко роченного импульса, формируемого, например, при окончании тактировани  временных интервалов.

При этом в области значений уровней дискриминации возникают ситуации когда второй счетчик, участвующий в формировании сигнала разрешени  вывода дискриминируемых значений, дает такое разрешение, а первый счетчик, участвующий в формировании сигнала запрета вывода повторных значений, не вводит запрет и значение анализируемой величины, зафиксированное пер вым счетчиком, выводитс .

Кроме того, низка  помехоустойчивость дискриминатора про вл етс  в том, что при воздействии коротких импульсов помехи на информационный вход устройства во врем  поступлени  унитарного кода происходит либо

28247

нарушение функций дискриминатора, а51алогичное рассмотренным сбо м, возникающим из-за технологических разбросов параметров счетчиков,

5 либо при засчитывании эти-х импульсов помехи обеими счетчиками возникает погрешность выводимых значений, при этом может быть запрещен вывод р да значений анализируемой величи10 ны, лежащих в области заданных уровней дискриминации.

Целью изобретени   вл етс  повышение помехоустойчивости цифрового дискриминатора путем запрета деист- :

15 ВИЯ коротких-импульсов помехи во

врем  счета сигналов унитарного кода, I

Поставленна  цель достигаетс 

тем, что в цифровой дискриминатор, содержй1щий первый и второй счетчики, первый и второй регистры, первый и второй элементы сравнени , переключатель уровней, блок выдачи числа и блок управлени , включающий формирователи переднего и заднего фронтов

25 импульса, триггер, элементы ИЛИ-НЕ, И, ИЛИ, причем счетные входы счетчиков объединены, выходы разр дов первого счетчика соединены с установочными входами первого регистра, с пер вой группой входов первого элемента сравнени  и с информационными входами блока вьщачи числа, выходы которого  вл ютс  выходами устройства, выходы первого регистра соединены с второй

35 группой входов первого элемента сравнени , инверсные выходы второго регистра соединены с установочными входами второго счетчика, выходы разр дов которого соединены с уста40 новочными входами второго регистра, с входами элемента ИЛИ-НЕ блока управлени  и с первой группой входов второго элемента сравнени , втора  группа входов которого подключена к

5 выходам переключател  уровней, а

выход - к входу установки в О второго счетчика, выход первого элемента сравнени  соединен с первым входом первого элемента И блока управлени ,

50 второй вход которого подключен к выходу элемента ИЛИ-НЕ, а третий - к синхронизирующему входу триггера, к выходу второго формировател  заднего фронта импульса и к первому входу .

55 второго элемента И, второй вход которого соединен с инверсным выходом триггера, а выход - с входом записи второго регистра и с первым входом 51 элемента ШШ, второй вход которого  одключен к выходу первого элемента И и входу первого формировател  задйего фронта импульса, выход которого подключен к входу записи первого регистра, вход начала цикла обработки устройства соединен с входом формировател  переднего фронта импульса , выход которого подключен к входу управлени  записью второго счетчика, выход элемента ИЛИ .соединен с управл ющим входом блока выдачи числа, введены селектор импульсов по длительности , второй триггер, входные элементы И, ИЛИ, причем информационный вход устройства подключен к вход селектора импульсов по длительности и синхронизирующему входу второго триггера, вход установки в О которого соединен с выходом селектора импульсов по длительности и с первым входом входного элемента ИЛИ, выход которого подключец к счетным входам счетчиков, а второй вход - к выходу входного элемента И, первьй вход которого соединен с пр мым выходом триггера, а второй вход - с выходом второго формировател  заднего фронта импульса, в блок управлени  дополнительно введены третий формирователь заднего фронта импульса и элемент задержки, причем вход начала цикла обработки устройства через элемент задержки соединен с входом второго формировател  заднего фронта импульса и входом третьего формировател  заднего импульса, выход которого подключен к второму входу входного элемента И.

Принцип действи  предлагаемого устройства заключаетс  в определении кратности анализируемой величины шагу уровней дискриминации путем делени  этой величины на величину шага при условии запрета действи  коротких импульсов помехи и фиксации укороченного последнего импульса унитарного кода.

Дл  отсчета уровней дискриминации от первоначально поступившей анализируемой величины остаток от делени  ее запоминаетс , а затем вычитаетс  из последующих значений анализируемых величин,

На фиг. 1 дана структурна  схема цифрового дискриминатора; на фиг. 2 схема блока управлени .

рователь 25 переднего фронта импульса , формирователи 26-28 заднего фронта импульса, триггер 29, элемент 30 задержки, элементы И 31 и 32, элемент ИЛИ 33, элемент ШШ-НЕ3

Цифровой дискриминатор работает следующим образом.

В исходном состо нии в триггер 12 счетчик 2 и регистры 4 и 5 .записаны нули.

Перед началом цикла обработки на управл ющий вход 17 подаетс  сигнал высокого уровн , в соответствии с которым на выходе 23 блока 8 управлени  формируетс  сигнал разрешени  записи в счетчик 3 содержимого регистра 5, а затем на информационный вход 1 начинает поступать унитарный код анализируемой величины.

Этот код подаетс  на вход селектора 11 импульсов по длительности.

Последний представл ет собой устройство, которое пропускает на выход импульсы, длительность которых больше или равна заданной, и задерживает их на врем  заданной длительности , а импульсы меньшей длительности блокирует.

Заданна  длительность селектора должна быть такой, чтобы не пропускать на выход импульсы помехи и короткие импульсы, но достаточной дл .пропускани  импульсов, обеспечивающих устойчивую работу счетчиков.

.Одна из возмож1 1Х реализаций такого селектора содержит ждущий мультивибратор нижнего порогового уровн , первый и второй ждущие мультивибраторы верхнего порогового уровн , первый и второй формирователи заднего фронта импульса, первый и второй элементы И, триггер. 7 Устройстбо содержит информационный вход 1, первый и второй счетчики 2 и 3, первый и второй регистры 4 и 5, первый и второй элементы 6 и 7 сравнени , блок 8 управлени , блок 9 выдачи числа, переключатель 10 уровней, селектор 11 импульсов по длительности, триггер 12, входной элемент И 13, входной элемент ИЛИ 14, выходы 15 и 16. цифрового дискриминатора , управл ющий вход 17 (начала цикла обработки) устройства, группа входов блока 18 управлени , вход блока 19 управлени , первый - п тый выходы 20-24 блока управлени , формиИмпульсы с выхода селектора поступают на нулевой установочный вход триггера 12, на единичный установочный вход которого поступает входна  последовательность импульсов унитарного кода. ,

Таким образом, триггер 12 любым входным импульсом устанавливаетс  в единичное состо ние, а сбрасываетс  в нулевое состо ние лишь отселектированным импульсом унитарного кода.

Поэтому при поступлении на вход устройства импульса унитарного кода осуществл етс  установка в единичное состо ние триггера 12 этим импульсом , а через врем , определ емое задержкой этого импульса в селекторе 11, производитс  сброс триггера 12 в нулевое состо ние. .

Если во входной последовательноети короткий импульс помехи располо .жен в паузе поступлени  смежных импульсов унитарного кода, то сброс триггера из единичного состо ни , в которое он установлен указанным импульсом помехи, в нулевое состо ние осуществл етс  последующим селектированным импульсом .унитарного кода, поскольку импульс помехи в селекторе блокируетс .

11мпульсы с выхода селектора 11 поступают также через элемент ИЛИ 14 на счетные входы счетчиков 2 и 3. Код, содержащий в счетчике 3, сравниваетс  элементом 7 сравнени  с кодом величины шага, уровн  дискриминации , который задан переключателем 10 уровней.

При равенстве кодов на. выходе элемента 7 сравнени  формируетс  сиг нал, устанавливающий счетчик 3 в нулевое состо ние. Таким образом, счетчик 3 производит деление поступившего числа, по модулю заданного переключателем 10 уровней. .

После прекращени  передачи кода анализируемой величины на управл ющий вход 17 подаетс  сигнал низкого уровн , в соответствии с которым на выходе 24 блока 8 управлени  фор iиpyeтc  сигнал, который, поступа  на вход элемент И 13, производит опрос (анализ) состо ни  триггера 12

В зависимости от длительности последнего поступившего импульса унитарного кода триггер 12 может находитьс  в этот момент либо в нулевом, либо в единичном состо нии (в случае

когда этот импульс укорочен, например , вследствие окончани  тактировани  временного интервала).

Поскольку такой укороченный импульс блокирован селектором 11 и не засчитан счетчиками и 3 устройства , имеет место погрешность в значении анализируемой величины.

Дл  устранени  этого в случае, если триггер 12 находитс  в единичном состо нии, на выходе элемента И 13 формируетс  дополнительный им .пульс, которкй, поступа  через элемент ШШ 14 на счетные входы счетчиков 2 и 3, увеличивает содержимое последних на единицу.

Далее через врем , определ емое - элементом 30 задержки блока 8 управлени , на выходах 20-22 блока 8 управлени  формируютс  сигналы соответственно записи кода анализируемой величины в первый регистр 4 отпирани  блока 9 выдачи числа и записи . остатка от делени  в регистр 5.

Последующие циклы обработки производ тс  аналогично первому, однако теперь после подачи сигнала на управл юпщй вход 17 устройства на выходах 20 и 21 блока 8 управлени  формируютс  сигналы только в том случае, если на выходе элемента 6 сравнени  - сигнал неравенства, т.е. новое значение анализируемой величины не равно предыдущему (условие необходимо дл  устранени  избыточности выдаваемой информации), и если на выходе счетчика О, т;е. анализируема  величина достигает одного из уровней дискриминации.

При выполнении этих условий на выходе 16 устройства формируетс  код исследуемой величины, а во врем  поступлени  унитарного кода анализируемой величины на выходе 15 устройства формируютс  сигналы при достижении анализируемой величиной очередного уровн  дискриминации.

Сигналы на выходе 22 блока 8 управлени  во втором и всех последующих циклах обработки не формируютс , так как триггер 29 блока 8 управлени  установлен в единичное состо ние . Поэтому в регистре 5 сохранитс  результат делени  первого посту-. пившего на -информационный вход 1 числа по модулю числа, заданного переключателем 10 уровней. 9 . 11 Введение в предлагаемый цифровой дискриминатор селектора импульсо.в по длительности, триггера входного элемента И, входного элемента ИЛИ и новых св зей позвол ет повысить его помехоустойчивость путем запрета действи  коротких импульсов помехи и фик7 сации укороченного последнего импульса унита:рного кода. При этом исключаетс  возможность по влени  ситуаций нарушени  заданных уровней дискриминации выводимых .значений и вывода квазиповтор ющихс  значений.

Claims (1)

1. ЦИФРОВОЙ ДИСКРИМИНАТОР, содержащий первый и второй счетчики, первый и второй регистры, первый и второй элементы сравнения, переключатель уровней, блок выдачи числа и блок управления, включающий формирователи переднего и заднего фронтов импульса, триггер, элементы ИЛИ-НЕ, И, ИЛИ, причем счетные входы счетчиков объединены, выходы разрядов первого счетчика соединены с установленными входами первого регистра, с первой группой входов первого элемента сравненияή с информационными входами блока выдачи числа, выходы которого являются выходами устройства, выходы первого регистра соединены с второй группой входов первого элемента сравнения, инверсные выходы второго регистра соединены с установочными входами второго Летчика, выходы разрядов которого соединены с установочными входами второго регистра, с входами элемента ИЛИ-HE блока управления и с первой группой входов второго элемента сравнения, вторая группа входов которого подключена к выходам переключателя уровней, а выход - к входу установки в ”0 второго счетчика, выход первого элемен та сравнения соединен с первым входом первого элемента И блока управления, второй вход которого подключен к выходу элемента ИЛИ-HE, а третий - к синхронизирующему входу триггера, к выходу второго формирователя заднего фронта импульса и к первому входу второго элемента И, второй вход которого соединен с инверсным выходом триггера, а выход - с входом записи второго регистра и с первым входом элемента ИЛИ, второй вход ко- торого подключен к выходу первого элемента.И и входу первого формирователя заднего фронта импульса, выход которого подключен к входу, записи первого регистра, вход начала цикла обработки устройства соединен с входом формирователя переднего фронта импульса, выход которого подключен к входу управления записью второго счетчика, выход элемента ИЛИ соединен с управляющим входом блока выдачи числа, отлич ающе е с я тем, что, с целью повышения .помехоустойчивости цифрового дискриминатора путем запрета действия коротких импульсов помехи во время счета сигналов унитарного кода, в него введены селектор импульсов по длительности, второй триггер, входные элементы И, ИЛИ, причем информационный вход устройства подключен к входу . селектора импульсов по длительности и синхронизирующему входу второго триггера, вход установки в О которого соединен с выходом селектора импульсов по длительности и с первым входом входного элемента ИЛИ, выход которого подключен к счетным входам счетчиков, а второй вход - к выходу входного элемента И, первый вход которого соединен с прямым выходом .триггера, а второй вход - с выходом второго формирователя заднего фронта импульса, в блок управления дополнительно введены третий формирователь заднего фронта Импульса и элемент задержки, причем вход начала цикла обработки устройства через элемент задержки соединен с входом второго формирователя заднего фронта импульса и входом третьего формирователя заднего фронта импульса, выход которого подключен к второму вхо ду входного элемента И.