SU1124323A1 - Устройство дл вычислени быстрого преобразовани Фурье - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее два коммутатора, два арифметических блока, блок пам ти и блок управлени , состо щий из тактового генератора , счетчика циклов, счетчика итераций и двух деп ифраторов, причем ВЫХ.ОД тактового генератора в блоке управлени  подключен к входу счетчика .циклов, выход переполнени  счетчики циклов подключен к входу счетчика итераций, информационные выходы счетчика циклов и счетчика инетарций подключены соответственно к первым и вторым входам первого и второго дешифраторов, выход первого дешифратора в блоке управлени   вл етс  первым выходом блока управлени  и подключен к адресному входу блока пам ти , первый и второй выходы второго дешифратора в блоке управлени   вл - . ютс  вторым и третьим выходами блока управлени  и подключены к управл ющим входам первого и второго коммутаторов соответственно, информационный вход и выход блока пам ти  вл ютс  входом и выходом устройства, выход блока пам ти подключен к информационному входу первого коммутатора, выход второго коммутатора подключен к информационному входу блока пам ти , отличающеес  тем, что, с целью упрощени  устройства и повышени  его быстродействи , первый арифметический блок содержит ч-етыре входных регистра, два сумматора, два вьгаитател , два коммутатора и четыре выходных регистра,причем информационные входы всех входных регистров первого арифметического блока образуют его информационный вход и подключены к первому выходу первого коммутатора, выход первого входного регистра в первом арифметическом блоке соединен с первым входом первого сумматора и с суммирующим входом перЮ lib вого вычитател , выход второго входного регистра в первом арифметическом блоке соединен с первым входом Ю С jQ второго сумматора и суммирующим входом второго вычитател , выход третьего входного регистра в первом арифметическом блоке соединен с вторым входом первого сумматора и с вычитающим входом первого вычитател , выход четвертого входного регистра в первом арифметическом блоке соединен с вторым входом второго сумматора и- с вычитающим входом второго вычитател , выходы первого сумматора и первого вычитател  в первом арифметическом блоке соединены с соответствую

Description

, 1 щими информационны а1 входами первого коммутатора в этом блоке, выходы вто рого сумматора и второго вычитател  в первом арифметическом блоке соединены с соответствуннцими информационными входами второго коммутатора в этом блоке, первый и второй выходы первого коммутатора в первом арифметическом блоке подключены к информационным входам первого и второго выходных регистров этого блока, первый и второй выходы второго коммутатора в первом арифметическом блоке . подключены к информационным входам третьего и четвертого выходных регистров этого блока, выходы всех выходных регистров первого арифметического блока образуют его выход и подключены к первому информационному входу второго коммутатора, второй арифметический блок родержит четыре входных регистра, два сумматора, два вычитател  и четыре выходных регистра , причем информационные входы всех входных регистров второго ари } 1етического блока образуют его информационный вход и подключены к второму выходу первого коммутатора, выход первого входного регистра во втором арифметическом блоке соединен с первым входом первого сумматора и суммируюдам входом первого вычитател , выход второго входного регистра во втором арифметическом блоке ссзединен с первым входом второго сумматора и с суммирующим входом второго вычитател , выход третьего входного ре23 гистра во втором арифметическом блоке соединен с вторым входом второго сумматора и с вычитйющим входом второго вычитател , выход четвертого входного регистра во втором арифметическом блоке соединен с вторым входом первого сумматора и с вычитающим входом первого вычитател , выходы первого и второго сумматоров, а также первого и второго вычитател.ей во втором арифметическом блоке соединены с информационными входами соответствующих выходных регистров этого блока, выходы которых образуют выход второго арифметического блока и подключены к второму информационному входу второго коммутатора, блок управлени  содержит ИЛИ и элемент И, причем выход счетчика итераций в блоке управлени  поразр дно подключен к входам элемента ИЛИ, выход которого , а также выход тактового генератора подключены к входам элемента И, третий выход второго дешифратора  вл етс  четвертым выходом блока управлени  и подключен к управл ющим входам первого и второго коммутаторов в первом арифметическом блоке , Bbiyioia, тактового генератора  вл етс  п тым выходом блока управлени  и подключен к тактовым входам всех входных и выходных регистров в первом арифметическом блоке, выход элемента И  вл етс  шестым выходом блока управлени  и подключен к тактовым входам всех входных и выходных регистров во втором арифметическом блоке .

Изобретение относитс  к автоматике и вычислительной технике, в част .ности к цифровой обработке сигналов, и может быть использовано при проведении спектрального экспресс-анализа

Известно устройство дл  вычислени  быстрого преобразовани  Фурье (БПФ), содержащее блок управлени , арифметический блок, коммутаторы с соответ:твующими св з ми межДУ блоками lj

Данное устройство выполн ет алгоритмы БПФ упрощенным методом, однако

структура арифметического блока не учитывает специфических особенностей примен емых коэффициентов, что приводит , к усложнению устройства.

Наиболее близким к изобретению  вл етс  устройство дл  вычислени  ВПФ, содержащее два арифметических блока, блок пам ти, блок управлени  и два коммутатора, причем первый и второй выходы первого коммутатора соединены с информационными входами соответственно первого и второго арифметических блоков, информацион3 ные выходы которьк подключены соответственно к первому и второму входам второго коммутатора, выход которого соединен с информационным входом блока пам ти, информационный вы ход которого подключен к входу первого коммутатора, первый выход блока управлени  подключен к адресному входу блока пам ти, второй выход бло ка управлени  соединен с. тактовыми входами арифметических блоков, третий и четвертый выходы блока управлени  соединены с управл ющими входа ми соответственно первого и второго коммутаторов, информационный вход и выход блока пам ти  вл етс  соответственно информационным входом и выходом устройства. Данное устройство также выполн ет БШ по упрощенному алгоритму z , Однако арифметические блоки, хот  и учитывают специфические особенности коэффициентов примен емого упрощени  алгоритма, выполнены по универ сальной схеме, позвол ющей осуществл ть любую базовую операцию упрощен ного алгоритма БГИ и поэтому имеют сложную структуру. Устройство выполн ет упрощенный алгоритм с параметром о. н/4, но в р де случаев может быт допущена и более низка  методическа  погрешность вычислений. Более того, применение эффективного по быстродействию сглаживани  в частотной области результатов упрощенных алгоритмов БПФ позвол ет значительно повысить методическую точность вычислени  спектра упрощенными методами и, тем самым, определ ют рациональность применени  упрощенных алгоритмов с параметром et (вместо ) с учетом затрат аппаратуры и быстродействи . изобретени  - упрощение уст ройства и повышение его быстродейст ви . Поставленна  цепь достигаетс  тем, что в устройстве дл  вычислени  БПФ, содержащем два коммутатора, два арифметических блока, блок пам ти и блок управлени , состо щий из так тового генератора, счетчика циклов, счетчика итераций и двух дешифраторов , причем выход тактового генератора в блоке управлени  подключена к входу счетчика циклов, выход пере полнени  счетчика циклов подключен к входу счетчика итераций, информа234 ционные выхода счетчика циклов и счетчика итераций подключены соответственно к первым и вторым входам первого и второго дешифраторов, выход первого дешифратора в блоке управлени   вл етс  первым выходом блока управлени  и подключен к адресному входу блока пам ти, первый и второй выходы второго дешифратора в блоке управлени   вл ютс  вторым и третьим выходами блока управлени  и подключены к управл юш;им входам перврго и второго Kc.JMi гаторов соответственно , информационный вход и выход блока пам ти  вл ютс  входом и выходом устройства, выход блока пам ти подключен к информационному входу первого коммутатора, выход второго коммутатора подключен к информационному входу блока пам ти, первый арифметический блок содержит четыре входных регистра, два сумматора, два вычитател , два коммутатора и четыре выходных регистра, причем информагщонные входы всех входных регистров первого арифметического блока образуют его информационный вход и подключены к первому выходу первого коммутатора , выход первого входного регистра в первом арифметическом блоке соединен с первым входом первого сумматора и с суммирук цим входом первого вычитатеп , выход второго входного регистра в первом арифметическом блоке соединен с перв1 1м входом второго сумматора и с суммирующим входом второго вычитател , выход третьего входного регистра в первом арифметическом блоке соединен с вторым входом первого сумматора и с вычитакндим входом первого вычитател , выход четвертого входного регистра в первом арифметическом блоке соединен с вторым входом второго суммато- . ра и с вычитающим входом второго вычитател , выходы первого сумматора и первого вычитател  в первом арифметическом блоке соединены с соответствующими инфсрмациокными входами первого коммутатора в этом блоке, выходы второго сумматора и второго вычитател  в первом арифметическом блоке соединены с соответстВУЮ1ЦИМИ информащюнными входами второго коммутатора в этом блоке, первый и второй выходы первого коммутатора в первом арифметическом блоке подключены к информационным входам первого и второго выходных регистров этого блока, первый и второй выходы второго коммутатора fe первом арифметическом блоке подключены к информационным входам третьего и чет вертого выходных регистров этого блока, выходы всех выходных ,|)егистров первого арифметического блока образуют его вьпсод и подключены к первому информационному входу второго коммутатора, второй арифметический блок содержит четыре-, входных регистра, два .сумматора, два вычитател  и четыре выходных регистра, причем информационные входа всех входных регистров второго арифметического блока образуют его информационный вход и подключены к второму вькоду первого коммутатора, выход первого входного регистра во втором арифметическом блоке соединен с первым входом первого сумматора и суммирующим входом первого вычитател , выход второго входного регистра во втором арифметическом блоке соединен с первым входом второго сумматора и с суммирующим входом второго вычитател , выход третьего входного регист ра во втором арифметическом блоке соединен с вторым входом второго сум матора и с вычитающим входом второго вычитател , выход четвертого входного регистра во втором арифметическом блоке соединен с вторым входом перво го сумматора и с вычитающим взводом первого вычитател , выходы первого и второго сумматоров,-а также первого и второго вычитателей во втором арифметическом блоке соединены с ин-г формационными входами соответствующих выходных регистров этого блока, выходы которых образуют выход второго арифметического блока и подключены к второму информацирнному входу второго коммутатора, блок управлени  содержит элемент ИЛИ и элемент И, причем вькод счетчика итераций в бло ке управлени  поразр дно подключен . к входам элемента РШИ, выход которого , а также выход тактового генерато ра подключены к входам элемента И, третий.выход второго дешифратора  вл етс  четвертым выходом блока управ лени  и подключен к управл ющим входам первого и второго коммутаторов в первом арифметическом блоке, выход тактового генератора  вл етс  п тым выходом блока управлени  и подключен . 1 3« к тактовым входам всех входных и выходных регистров э первом арифметическом блоке, выходэлемента И  вл етс  шестым выходом блока управлени  и подключен к тактовым входам всех входных и выходных регистров во втором арифметическом блоке. На фиг.1-4 представлены функциональные схемы предлагаемого устройства дл  вычислени  быстрого преобразовани  Фурье,,блока управлени , inepBoro и второго арифтиметических блоков соответственно. Устройство содержит коммутатор 1, арифметические блоки 2 и 3,, коммутатор 4, блок 5 оперативной пам ти, блок 6 управлени . Блок 6 управлени  содержит тактовый генератор 7, счетчик 8, циклов, счетчик 9 итераций, элемент ИПИ 10, дёпшфратор 11 адреса пам ти, дешифратор 12 адреса коммутаторов, элемент И 13. Арифметический блок 2 содержит входные регистры 14 - 17, сумматоры 18 и 19, вычитатели 20 и 21, коммутаторы 22 и 23, выходные регистры 24 - 27. ... Арифметический блок 3 содержит входные регистры 28 - 31, вычитатель 32, сумматоры 33 и 34, вычитатель 35, выходные регистры 36 - 39. Счетчик 8 циклов блока 6 управлени  имеет разр дность m logjrN-1, а счетчик итераций - т 1о§21о§2М, где N - размерность вычисл емого быстрого преобразовани  Фурье. Поскольку предлагаемое устройство реализует алгоритмы с замещением, то адреса первого и второго коммутаторов 1 и 4 одинаковы на каждой базовой операции, поэтому соответствующие выходы блока управлени  можно объединить . Если же необходимо вьтолн ть ашгорнтмы без замещени , то коммутаторы 1 и 4 адресуютс  по разным выходам блока управлени , который в этом случае содержит не один, а два параллельно соединенный дешифраторов адреса коммутаторов. Устройство работает следующим образом . Реализуетс  упрощенньм алгоритм БПФ с параметром Л П/2 с замещением 4(.,M.Ve. k«0,N4 где X(k) - результат БПФ; Х(п) - последовательность входных отсчетов; А - ближайшее целое к А. Анализ структуры алгоритма БПФ с параметром показывает, что в базовой операции, котОрй  Записываетс  следукнцим образом: . Г X X + 4.W, ; VrX-4.W, где X, У и X, У - соответственно входные и выходные операнды; W - поворачивающие множители, коэффициенты W могут принимать только при разных значени х 1, j, -1. При этом весь этот набор коэффициентов реализуетс  на всех Итераци х алгоритма БПФ, кроме начальной с номером О. Устройство реализует описанный алгоритм, при этом арифметический блок 2 реализует базовые операции первого и третьего типа (с коэффициентом Г и -1), а арифметический блок 3 выполн ет базовую операцию только .второго типа (умножение на . Работа предлагаемого устройства осуществл етс  следующим образом. По адресам, формируемым блоком 6 управлени , необходимые дл  каждой конкретной базовой операции пары комплексных операндов через коммутатор 1, считываютс  во входные рехистры 14-17 и 28-3,1 соответственно ариф метических блоков 2 и 3. При этом во входные регистры 14 и 15 считываютс  срответственно реальна  и мнима  час ти первого комплексного операнда базовой операции первого или.третьего типа, а во входные регистры 16 и 17, с.оответственно реальна  и мнима  час ти второго комплексного операнда, не обходимого дл  базовых операций этог типа. Во входные регистры 28, 29 н 30, 31 арифметического блока 3 записьтаютс  соответственно реальные и мнймь1е части соответственно первого и второго операндов, используемых в базовой операции второго типа. На вьпсоде сумматора 18 арифметического блока 2 находитс  величина RgX+RgY, где Rg - вещественна  часть числа, на в.ыходе сумматора 19 - , где Ijy, - мнима  часть. Аналогично на выходах вычитаталей 20 и 21 получаютс  соответственно значени  разности вещественных и мнимых частей, т.е. RjX-RgY и . В соответствии с типом базовой операции, который определ етс  сигналом с одного из выходов дешифратора 12 адреса коммутаторов блока 6 управлени , коммутаторы 22 и 23.осуществл ют засыпку результатов арифметических действий в соответствующие выходные регистры 24-27, в которых хран тс  соответственно реальна  и мнима  части соответственно первого и второго операнда результата базовой операции. Таким образом, Осуществл етс  базова  операци  первого j(RgX.(), j(ReX-PeY)jUmX-Im) или третьего типов :(ReX-M)i(l,,,), |()vj(). Аналогичным образом находитс  результат базовой операции второго типа . Реальные и мнимые части первогои .второго операндов поступают соответственно во входные регистры 28-31 арифметического блока 3. В результате , на выходе вычитател  32 находитс  RgX-RgY, на выходе сумматора 33 КеУ на выходе сумматора 34 RgX+If y , а на выходе вычитател  35 l X-Ctgy . Далее результаты записываютс  в выходной регистр 36. По окончании вычислений базовых операций результаты -переписываютс  через коммутатор 4 в блок 5 пам ти по тем же адресам, по которым они быпи считаны . Вычислени  прекращаютс  по выполнении . log«N итераций. Блок 6 управлени  работает следующим образом.. Генератор 7 генерирует последовательность тактовых импульсов, которые подсчитьгоаютс  счетчиком 8. циклов , код которого определ ет номер базовой операции на каждой итерации. Импульс переполнени  с выхода этого счетчика 8 циклов поступает на тактовый вход счетчика 9 итераций, код . которого определ ет номер текущей итерации. Таким образом, коды счетчи- ка циклов и счетчика итераций полностью определ ют номер базовой операции алгоритма БПФ. Эти коды дешиф9 ,1 руютс  дешифраторами 11 и 12 адреса, которые определ ют соответственно адреса операндов ,в блоке 5 пам ти и коммутаторов 1, 4 и 22, 23. Непосредственно с вькода генератора 7 блока 6 управлени  тактовые сигналы поступают на .тактовые входы входных и выходных регистров арифметического блока 2, синхронизиру  прием и вьщачу информации дл  этого блока. Если код счетчика 9 итерадай нулевой, то на выходе элемента ШШ присутствует уро вень логического нул , и тактовые импульсы не проход т на тактовые входы входных и выходных регистров арифметического блока 3. Таким образом , арифметический блок 3 на началь ной итерации не функционирует.

- i 310 Базовых итердций второго типа ровно столько, сколько базовых операций первого и третьего Фипа вместе вз тых . Значит арифметические блоки работают на кахздой итерации без ожидани . Таким образом, предлагаемое выполнение устройства дл  вычислени  БПФ позволит существенно упростить конструкцию устройства (практически в 2-4 раза), поскольку вместо двух универсальных арифметических блоков используютс  два разнотипных, специализированных аналогичных блокаj или при равных с прототипом затратах оборудовани  в такое же число раз повысить быстродействие.

Фиг. J

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее два коммутатора, два арифметических блока, блок памяти и блок управления, состоящий из тактового генератора, счетчика циклов, счетчика итераций и двух дешифраторов, причем выход тактового генератора в блоке управления подключен к входу счетчика циклов, выход переполнения счетчикё циклов подключен к входу счетчика итераций, информационные выходы счетчика циклов и счетчика инетарций подключены соответственно к первым и вторым входам первого и второго дешифраторов, выход первого дешифратора в блоке управления является первым выходом блока управления и подключен к адресному входу блока памяти, первый и второй выходы второго дешифратора в блоке управления явля- . ются вторым и третьим выходами блока управления и подключены к управляющим входам первого и второго коммутаторов соответственно, информационный вход и выход блока памяти являются входом и выходом устройства, выход блока памяти подключен к инфор мационному входу первого коммутатора, выход второго коммутатора подключен к информационному входу блока памя ти, отличающееся тем, что, с целью упрощения устройства и повышения его быстродействия, первый арифметический блок содержит ч-етыре входных регистра, два сумматора, два вычитателя, два коммутатора и четыре выходных регистра,‘причем информационные входы всех входных регистров первого арифметического блока образуют его информационный вход и подключены к первому выходу первого коммутатора, выход первого входного регистра в первом арифметическом бло- ке соединен с первым входом первого сумматора и с суммирующим входом пер вого вычитателя, выход второго входного регистра в первом арифметическом блоке соединен с первым входом второго сумматора и суммирующим входом второго вычитателя, выход третьего входного регистра в первом ариф метическом блоке соединен с вторым входом первого сумматора и с вычитающим входом первого вычитателя, выход четвертого входного регистра в первом арифметическом блоке соединен с вторым входом второго сумматора ис вычитающим входом второго вычитателя, выходы первого сумматора и первого вычитателя в первом арифметическом блоке соединены с соответствую щими информационными входами первого коммутатора в этом блоке, выходы второго сумматора и второго вычитателя в первом арифметическом блоке соединены с соответствующими информационными входами второго коммутатора в этом блоке, первый и второй выходы первого коммутатора в первом арифметическом блоке подключены к информационным входам первого и второго выходных регистров этого блока, первый и второй выходы второго коммутатора в первом арифметическом блоке . подключены к информационным входам третьего и четвертого выходных регистров этого блока, выходы всех выходных регистров первого арифметического блока образуют его выход и подключены к первому информационному входу второго коммутатора, второй арифметический блок родержит четыре входных регистра, два сумматора, два вычитателя и четыре выходных регистра, причем информационные входы всех входных регистров второго арифметического блока образуют его информационный вход и подключены к второму выходу первого коммутатора, выход первого входного регистра во втором арифметическом блоке соединен с первым входом первого сумматора и суммирующим входом первого вычитателя, выход второго входного регистра во втором арифметическом блоке соединен с первым входом второго сумматора и с суммирующим входом второго вычитателя, выход третьего входного ре гистра во втором арифметическом блоке соединен с вторым входом второго сумматора и с вычитающим входом второго вычитателя, выход четвертого входного регистра во втором арифметическом блоке соединен с вторым входом первого сумматора и с вычитающим входом первого вычитателя, выходы первого и второго сумматоров, а также первого и второго вычитателей во втором арифметическом блоке соединены с информационными входами соответствующих выходных регистров этого блока, выходы которых образуют выход второго арифметического блока и подключены, к второму информационному входу второго коммутатора, блок управления содержит элемент ИЛИ и элемент И, причем выход счетчика итераций в ⁴ блоке управления поразрядно подключен к входам элемента ИЛИ, выход которого, а также выход тактового генератора подключены к входам элемента И, третий выход второго дешифратора является четвертым выходом блока управления и подключен к управляющим входам первого и второго коммутаторов в первом арифметическом блоке, выход тактового генератора является пятым выходом блока управления и подключен к тактовым входам всех входных и выходных регистров в первом арифметическом блоке, выход элемента И является шестым выходом блока управления и подключен к тактовым входам всех входных и выходных регистров во втором арифметическом блоке .