SU1120348A1

SU1120348A1 - Анализатор спектра

Info

Publication number: SU1120348A1
Application number: SU833613764A
Authority: SU
Inventors: Александр Валерианович Белинский
Original assignee: Предприятие П/Я В-8251
Priority date: 1983-07-04
Filing date: 1983-07-04
Publication date: 1984-10-23

Abstract

АНАЛИЗАТОР СПЕКТРА, содержащий первый регистр сдвига, первый, второй, третий и четвертый сумматоры , отличающий с тем, что, с целью расширени области применени , в него введемз первый и второй блоки пам ти, элемент НЕ, счетчик, первый, второй, третий и четвертыймультиппексоры, первый и второй регистры, второй и третий регистры сдвига, информационные выходы которых подключены к первым входам соответственно первого и второго сумматоров, выходы которых подключены к ин формационным входам соответственно второго и третьего регистров сдвига и вл ютс соответственно первым и вторым информационными выходами анализатора, информационный выход первого регистра сдвига подключен к первым входам первого и второго мультиплексоров, выходы которых подключены к первым входам соответственно третьего и четвертого сумматоров, вЪтходы которых подключены к вторым входам соответственно первого и второго сумматоров и соединены с информационными входаьм соответственно первого и второго регистров, информационные выходы которых подключены к первым входа соответственно третьего и четвертого мультиплексоров, выходы которых подключены к вторым входам соответственно третьего и четвертого сумматоров, выхода разр дов первой группы первого и второго блоков пам ти подключены к второму входу первого мультиплексора , выходы разр дов второй группы первого и второго блоков пам ти СО подключены к второму входу второго fyльтиплeкcopa, выходы разр дов третьей группы первого блока пам ти подключены к адресному входу второго блока пам ти, информационный вход которого соединен с информационным входом первого регистра сдвига и вл етс информационным входом . анализатора, выход младшего разр да счетчика подключен к входу элемента НЕ, второму входу четвертого мультиплексора и знаковому входу второго блока пам ти, выход элемента НЕ подключен к второму входу третьего мультиплексора и входу знакового разр да первого регистра сдвига.

Description

1

Изобретение относитс к специальным средствам вычислительной техники , предназначенным дл спектральной обработки цифровых сигналов, аппроксимируемых пр моугольными сопр жени ми по локальным экстремумам , дифференциальным порогам, клиппированных сигналов, и может использоватьс при решении задач распознавани образцов, идентификации, диагностики .

Известно устройство дл выполнени преобразовани Хаара с разложением исходного сигнала по бинарному базису, содержащее N групп блоков, каждый из которых состоит из трех сумматоров-вычитателей и трех регист ров сдвига f 1 }.

Недостатком устройства вл етс малое быстродействие при реализации в скольз щем режиме обработки цифровой последовательности входного сигнала .

Наиболее близким к изобретению по технической сущности вл етс устройство, содержащее четырнадцать ключевых элементов, преобразователь аналог-цифра, дев ть регистров сдвига, сумматор-интегратор, четырнадцать сумматоров и блок управ лени , выходы которого соединены с управл ющими входами соответствующих блоков. Устройство предназначено дл формировани коэффициентов разложени Хаара на скольз щем интервале 2 .

. Недостатками известного устройства вл ютс большой объем аппаратуры , малое быстродействие, отсутствие возможности на базе устройства дл формировани коэффициентов Хаара получить набор коэффициентов полного разложени по бинарному базису Фурье, коэффициенты определ ютс только по одной базисной составл ющей .

Цель изобретени - расширение области применени .

Поставленна цель достигаетс тем, что в анализатор спектра, содержащий первый регистр сдвига, первый , второй, третий и четвертый сумматоры , введены первый и второй блоки пам ти, элемент НЕ, счетчик, первый , второй, третий и четвертый мультиплексоры, первый и второй регистры , второй и третий регистры сдвига, информационные выходы которых подключены к первым входам

203482

соответственно первого и второго сумматоров, выходь которых подключены к информационным входам соответственно второго и третьего реJ гистров сдвига и вл ютс сооответственно первым и вторым информационными выходами анализатора, информационный выход первого регистра сдвига подключен к первым входам первого

10 и второго мультиплексоров, выходы которых подключены к первым входам соответственно третьего и четвертого сумматоров, выходы которых подключены к вторым входам соответ 5 ственно первого и второго сумматоров и соединены с информационными входами соответственно первого и второго регистров, информационные выходы которых подключены к первым

2Q входам соответственно третьего и четвертого мультиплексоров, выходы которых подключены к вторым входам соответственно третьего и четвертого сумматоров, выходы разр дов

25 первой группы первого и второго

блоков пам ти подключены к второму входу первого мультиплексора, выходы разр дов второй группы первого и второго блоков пам ти подключены к второму входу второго мультиплексора , выходы разр дов третьей группы первого блока пам ти подключены к адресному входу второго блока пам ти , информационный вход которого соединен с информационным входом перво 5 го регистра сдвига и вл етс информационным входом анализатора, выход младшего разр да счетчика подключен к входу элемента НЕ, второму входу четвертого мультиплексора и

0 знаковому входу второго блока пам ти , выход элемента НЕ подключен к второму входу третьего мультиплексора и входу знакового разр да первого регистра сдвига,

5На фиг. 1 приведены графики четырех базисных бинарных функций: синусной и косинусной; на фиг.2 блок-схема предлагаемого устройства дл вычислени спектра в бинарном

50 базисе при скольз щем режиме обработки ограниченной выборки цифрового сигнала в виде действительной поел едо-вательности ,

Устройство содержит регистры

55 1-3 сдвига, блок 4 оперативной пам ти, мультиплексоры 5-8, сумматоры 9-12, регистры 13 и 14, йпок 15 пам ти, счетчик 16, элемент НЕ 17. По информадиоиному вх ду 18 в устройство поступает исход на информаци , а результаты вычи лений подаютс во внешний процесс по информационным выходам 19 и 20 Устройство работает следующим о разом. После обнулени регистров 1 - 3 сдвига блока 4 оперативной пам ти регистров 13 и 14 на вход 18 устро ства поступает дискретное значение f(f) в виде (N). При этом по двум паралл.ельным каналам в устрой ве реализуютс два вида операции свертки по бинарному синусному баз су , Ns/p-i Р,(р)., (1) (S-1)/P И ПО бинарному косинусному базису р NUs-l)(2р-1 Е:иГ 5 2k N{2s-3)f2pХ 0 f(ic) . (2p-ll/2p Расчет последующих значений ) и производитс вустройстве на базе рекурентных соотношении ,( p)PJp)25I(-i)f(Ns/p) ZJ€ ( (Nbf(o), F,, {Pl Р(р). (25Af (-l)Pf{N) . Одновременно с поступлением зн чений f(N) в блоки 1 и 4 они йодаютс через входы мультиплексо ров 6 и 7 на входы сумматоров 9 и В этом же такте с выхода регистра 1 сдвига через входы мультиплексоров 5 и 8 на входы сумматоров 9 и 10 подаютс значени ДО Посредством двухразр дного счетчи ка 16 и элемента НЕ 17, на вход которого подаетс значение первого разр да из счетчика 16, формируютс соответствующие знаковые разр ды величины (N) дл вычисл ний по синусному и косинусному ба зисам соответственно. Вычисление величии /1 и Л производитс с помощью сумматоров 9 и 10. Результаты занос тс в регистры 13 и 14, после чего организуютс циклические процедуры накапливани значений суммировани /if и Л{ с элементами исходной выборки f(k), подающимис в требуемом пор дке с соответствующими знаками. Дл этого в блоке 4 оперативной пам ти организована пошагова сдвигова параллельна запись значений обрабатываемой выборки размером fV, а в блоке 15 пам ти (посто нного типаJ записи хран тс целые значени констант INS/P и Н(28-1) их знаковые разр ды. Число этих констант определ етс суммой арифметической прогрессии. Данные константы , поступающие с выходов блока 15 naNWTH на входы блока 4 оперативной пам ти, определ ют адреса считывани информации о f(k) из блока 4, котора вместе с коммутируемыми знаковыми разр дами с выходов блока 15 пам ти подаетс через входы мультиплексоров 5 и 8 на входы сумматоров 9 и 10. Одновременно на другие входы сумматоров 9 и 10 через входы мультиплексоров 6 и 7 подаютс значени из регистров 13 и 14, в которых в последующем накапливаютс промежуточные результаты. После завершени р-1 цикла дл левой и р циклов дл правой .частей устройства результаты с сумматоров 9 и 10 подаютс на входы сумматоров 1 и 12. Цикл р дл левой части реализуетс путем суммировани полученного результата с кулевыми значени ми. На другие входы сумматоров 11 и 12 из регистров 2 и 3 сдвига подаютс значени F(p) и F (р), а результаты сложени F(p) и Fjl(p) временно записываютс в регистры 2 и 3 сдвига и подаютс во внешний процессор, вл сь выходными результатами вычислений устройства. Переменна р в устройстве измен етс в пределах ,N/2-l. Общее количество операций алгебраического сложени дл левой части устройства составл ет 2N+1 +. (N-2) (N-4)/8, а дл правой части 2N+I + N(N-2)/8. Пр ма реализаци свертки с бинарным базисом при переходе от предыдущей и последующей выборке требует N операций алгебраического еложени . Например,если , то числа требуемых операций соответственно составл ют величины 221 р., 2273 и 16384.

Предлагаемое устройство по.заап ет увеличить быстродействие в спектральном анализе деист вит ел ьШ)1х сигналов с разложением в бинарном базисе и при обработке в скольз щем режиме, т.е. расширить функциональные возможности устройства .

Claims

АНАЛИЗАТОР СПЕКТРА, содержащий первый регистр сдвига, первый, второй, третий и четвертый сумматоры, отличающий ся тем, что, с целью расширения области применения , в него введены первый и второй блоки памяти, элемент НЕ, счетчик, первый, второй, третий и четвертый'мультиплексоры, первый и второй регистры, второй и третий регистры сдвига, информационные выходы которых подключены к первым входам соответственно первого и второго сумматоров, выходы которых подключены к информационным входам соответственно второго и третьего регистров сдвига и являются соответственно первым и вторым информационными выходами анализатора, информационный выход первого регистра сдвига подключен к первым входам первого и второго мультиплексоров,_zвыходы которых подключены к первым входам соответственно третьего и чет- вертого сумматоров, выходы которых подключены к вторым входам соответственно первого и второго сумматоров и соединены с информационными входаьм соответственно первого и второго регистров, информационные выходы которых подключены к первым входам соответственно третьего и четвертого мультиплексоров, выходы которых подключены к вторым входам соответственно третьего и четвертого сумматоров, выхода разрядов первой группы первого и второго блоков памяти подключены к второму входу первого мультиплексора, выходы разрядов второй группы первого и второго блоков памяти подключены к второму входу второго мультиплексора, выходы разрядов третьей группы первого блока памяти подключены к адресному входу второго блока памяти, информационный вход которого соединен с информационным входом первого регистра сдвига и является информационным входом . ^анализатора, выход младшего разряда счетчика подключен к входу элемента НЕ, второму входу четвертого мультиплексора и знаковому входу второго блока памяти, выход элемента НЕ подключен к второму входу третьего мультиплексора и входу знакового разряда первого регистра сдвига.