SU1108428A1

SU1108428A1 - Information input device

Info

Publication number: SU1108428A1
Application number: SU833574409A
Authority: SU
Inventors: Виктор Иванович Омельченко
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1983-04-07
Filing date: 1983-04-07
Publication date: 1984-08-15

Abstract

УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ , содержащее генератор импульсов , первый, второй, третий и четвертый регистры, генератор одиночных импульсов, распределитель импульсов, первый и второй дешифраторы, с первой по дев тую группы элементов И, первый, второй и третий элементы И, первый и второй счетчик, элемент пам ти и первый элемент ИЛИ, информационные входы первого регистра вл ютс входами группы устройства, управл ющий вход первого регистра соединен с выходом генератора одиночных импульсов, первый вход которого и первый вход распределител импульсов вл ютс входом устройства, второй вход генератора одиночных импульсов и второй вход р;спределите.т1Я импульсов соединены с выходом делител частоты, вход делител частоты соединен с выходом генератора импульсов , выходы первого регис-.тра соединены с входами первого дсмлифратора, первы и второй выходы которого соединены с первыми и нторыми рходами )лемснтов И nepFJOi групп,1, а третий выход соединен : ш-риым ))хо;г,()м иторо го регистра, второй вход которого соединен с первым выходом распределител импульсов, второй вьосод которого соединен с третьими входами элементов И первой группы, выходы элементов И первой группы соединены с входами группы третьего регистра, выход которого соединен с первыми входами элементов И второй, третий, четвертой, п той и шестой групп, третий выход распределител импульсов соединен с первым входом первого элемента И, вторыми входами элементов И третьей группы, первыми входами элементов И седьмой группы и вторыми входами элементов И второй группы, третьи входы элементов И второй группы соединены с пер (Л вым выходом второго регистра, втоС рой выход второго регистра соединен с третьими входами элементов И третьей группы, вторыми входами элементов И седьмой группы, вторым входом первого элемента И и первым входом второго элемента И, третий выход второго регистра соединен с вторым входом второго элемента И, четвертыми входами элементов И третьей группьЕ и третьими входами элементов И седьмой группы, четвертый выход распределител импульсов соединDEVICE FOR INPUT OF INFORMATION, containing the pulse generator, the first, second, third and fourth registers, single pulse generator, pulse distributor, first and second decoders, from the first to the ninth group of elements And, the first, second and third elements And, the first and second the counter, the memory element and the first element OR, the information inputs of the first register are the inputs of the device group, the control input of the first register is connected to the output of a single pulse generator, the first input of which is the first input and the distribution The pulses are the input of the device, the second input of the single pulse generator and the second input p; distribute the pulses connected to the output of the frequency divider, the input of the frequency divider is connected to the output of the pulse generator, the outputs of the first register-tra are connected to the inputs of the first differential generator, the first The second outputs of which are connected to the first and second rods of the lemns and nepFJOi groups, 1, and the third output is connected: wide)) x; r, () m of the second register, the second input of which is connected to the first output of the pulse distributor, the second terminus one of which is connected to the third inputs of elements AND of the first group, the outputs of elements AND of the first group are connected to the inputs of a group of the third register, the output of which is connected to the first inputs of elements AND the second, third, fourth, fifth and sixth groups, the third output of the pulse distributor is connected to the first the input of the first element is And, the second inputs of the elements And the third group, the first inputs of the elements And the seventh group and the second inputs of the elements And the second group, the third inputs of the elements And the second group are connected to the first output (Le The second register is connected to the third inputs of the AND elements of the third group, the second inputs of the AND elements of the seventh group, the second input of the first And element and the first input of the second And element, the third output of the second register is connected to the second input of the second And element, the fourth inputs elements And the third group and the third inputs of the elements And the seventh group, the fourth output of the pulse distributor

Description

вый и второй выходы которого соеди}-1ены с вгоры - входами элементов И четвертой и п той групп, третий второго делтфратора соединен с первь21и входами элементов И шестой н восьмой групп и входом элемента пам ти , выход которого соединен с вторьм входом третьего элемента И, вход сброса первого счетчик 1, первые входы элементов И дев той группы и первый вход первого элемента ИЛИ соединены с выходом третьего элемента И, второй вход первого элемента соедииеп с выходом второго элемента И, счетный вход второго счетчика соединен с выходами элементов И второй группы, а вход сброса соединен с выходом первого элемента ИЛИ, второго счетчика соединен с четвертыми входами элементов И седьмой группы и вторыми входами элементов И восьмой группы, выходы элементов И седьмой группы вл ютс выходами второй группы устройства, выходы элементов И восьмой 1руппы вл ютс выхсдами третьей группы устройства, выходы элс;ментов И четвертой, п той и шестой групп соединены с входами четверioio pen-tCTpa, выход которого соединен с вторыьш входами элементов И де з той группы, выходы которой вл ютс выходами четве 1той группы устройства , о т л и ч а ю щ е е с тем, что с цел}з1о увеличени быстродействи , устройство содержит второй и третий элеме1 Т1)1 ИЛИ, четвертый и п тый элементы И, первый второй и третий выходы второго дешифратора соединены с ne 3BbiM, BTopiHM и третьим входами второго элемента ИЛИ, ыход которого соединен с первым входом четвертого элемента И, вторые вхад1 1 четвертого и питого элементов И соединены с п т )1м выходом распределител импульсо; ., первый вход п того элемента И сс.единен с первым выходом второго регистра, четвертого и п того э,;и;менгов И соединены с входами третьего э.пеметгга ИЛИ, выход которого соедине с входом сброса трс/гьего регистра.the left and second outputs of which are connected} -1eny to the inlet - the inputs of elements of the fourth and fifth groups, the third of the second deltator is connected to the first and the inputs of elements of the sixth and eighth groups and the input of the memory element whose output is connected to the second input of the third element the reset input of the first counter 1, the first inputs of the AND elements of the ninth group and the first input of the first element OR are connected to the output of the third element AND, the second input of the first element of the connection with the output of the second element AND, the counting input of the second counter connected to the outputs of the elements Both the second group and the reset input are connected to the output of the first element OR, the second counter is connected to the fourth inputs of the elements of the seventh group and the second inputs of the elements of the eighth group, the outputs of the elements of the seventh group are the outputs of the second group of the device, the outputs of the elements of the eighth group The third, fifth and sixth groups of outputs are connected to the inputs of the fourthioio pen-tCTpa, the output of which is connected to the second inputs of the elements of this group, the outputs of which are the outputs of the fourth group of the device, which is the fact that with the purpose of increasing the speed, the device contains the second and third elements 1 T1) 1 OR, the fourth and fifth elements And, the first second and third outputs the second decoder is connected to ne 3BbiM, BTopiHM and the third inputs of the second element OR, the output of which is connected to the first input of the fourth element And, the second vhad1 1 fourth and drunk elements And connected to the n m) 1 m output of the distributor pulse; ., the first input of the fifth element And c.united to the first output of the second register, the fourth and the fifth, and; meng I connected to the inputs of the third emetmarg OR, the output of which is connected to the reset input of the trs / gyy register.

Изобретение относитс к области автоматики и вычислительной техники и может бычь использовано в сиедиализирован 1ьгх дифровых машинах.The invention relates to the field of automation and computer technology and can be used in conjunction with 1 diffractive machines.

Известно устройство дл ввода iniформадии , содержащее первый регистр, генератор одиночных импульсов, делитель частоты, дешифратор, первую четвертую группы элементов И, второй и третий регистр, счетчик, элемент И Устройство обеспечивает как 5учной, так и автоматический ввод, 1-1нформации 111.It is known a device for inputting information containing a first register, a single pulse generator, a frequency divider, a decoder, a first fourth group of elements AND, a second and a third register, a counter, an element AND. The device provides both manual and automatic input, 1-1 information 111.

Однако устройство позвол ет загружать только оперативную пам ть и не может произвести загрузку управл ющв пам ти.However, the device allows you to load only the RAM and cannot load the memory manager.

Наиболее близким к данному вл етс устройство дл ввода информации , содержащее генератор импульсов, первый - четвертый регистры, генератор одиночных импульсов, распределитель импульсов, первый и второй дешифраторы , с первой по дев тую группы элементов И, перв,1Й - третий элемен И, первый и второй счетчик, эл(г-:е1гг пам ти и первый элемент ИЛИ, И1и|л)рмадион1-1ые вхо,аы первого регистра вл ютс }1ходами группы устройства , упраБл 1С1 л;ий вход первого регистра соединен с выходом гене ратора о,:1иночиых импупьсов, первый вход кото1 )ого и первый вход распределител импульсов вл ютс входом устро1Чства,The closest to this is an information input device containing a pulse generator, the first to fourth registers, a single pulse generator, a pulse distributor, the first and second decoders, from the first to the ninth group of elements are And, the first, 1Y is the third element And, the first and the second counter, el (r-: e1gg of memory and the first element OR, Ili | l) rmdion1-1th inputs, and of the first register are} inputs of the device group, control 1C1 l; the first input of the first register is connected to the generator's output ,: 1 intimates, the first entrance is first) The th input of the pulse distributor is the input of the device,

в,горой вход генератора одиночных импульсов и второй вход распределите .;; импульсов соединены с выходом лелите.и частоты, )зход до.пител часточы соединен с выходом генератораin, mount the input of a single pulse generator and distribute the second input ;;; The pulses are connected to the output of the frequency and frequency, the output of the power supply is often connected to the output of the generator.

импульсов, выходы первого регистра соединены с входами первого дешифрато )5а, первый и второй выход ; которого соединены с первыми и вторыми вход ,ама элементов 11 первой rjiynnbi, аpulses, the outputs of the first register are connected to the inputs of the first decryptor) 5a, the first and second outputs; which is connected to the first and second inputs, the elements of the first 11 rjiynni elements, and

третий выход - с первым входом второго регистра, второй вход которого соединен с всрвым выходом распредеоп тел И1 пульсов, BTOpoil выход которого соединен с третьими входами элеменТО , И первой Группы, ыход.| э:ементов И первой группы (-(лпноны с входами группы третьего регистра, выход которого соединен с первыми входами элементов И второй - шестой групп, третий выход распределител импульсов соединен с первым входом первого элемента И, вторыми входами элементов И третьей группы, первыми входами элементов И седьмой группы и вторыми входами элементов И второй группы, третьи входы элементов И второй группы соединены с первым входом второго регистра, второй выход второго регистра соединен с третьими входами элементов И третьей группы, вторыми входами элементов И седьмой группы, вторым входом первого элемента И и первым входом второго элемента И, третий выход второго регистра соединен с вторым входом второго элемента И, четвертыми входами элементов И третьей группы и третьими входами элементов И седьмой группы, четвертый выход распределител импульсов соединен с третьим входом второго элемента И, четвертый выход второго регистра соединен с третьим входом первого элемента И, выходы элементов И третьей группы вл ютс выходами первой группы устройства, выход первого элемента И соединен со счетным входом первого счетчика, выходы которого соединены с входами второго дешифратора, первый и второй выход которого соединены с вторыми входами элементов И четвертой и п той групп, третий выход второго дешифратора соединен с первыми входами элементов И шестой и восьмой групп и входами элемента пам ти, выход которого соединен с вторым входом третьего элемента И, вход сброса первого счетчика, первые входы элементов И дев той группы и первый вход первого элемента ИЛИ соединены с выходом третьего элемента И, второй вход первого элемента ИЛИ соединен с выходом второго элемента И, счетньй вход второго счетчика соединен с выходами элеме1гтов И второй группы, а вход сброса - с выходом первого элемет)та ЯЛИ, выход второго счетчика соединен с четвертьми входами элементов И седьмой группы и вторыми входами элементов И восьмой группы, выходы элементов И седьмой группы И вл ютс выходами второй группы устройства, выходы элементов И восьмой группы - выходами третьей группы устройства, пыход1 1 элементовthe third output is with the first input of the second register, the second input of which is connected to the output of the I1 pulses distribution box, the BTOpoil output of which is connected to the third inputs of the element, And the first Group, the output. | e: the elements of the first group (- (lpnony with the inputs of the third register group, the output of which is connected to the first inputs of the elements And the second - the sixth groups, the third output of the pulse distributor is connected to the first input of the first element And, the second inputs of the elements And the third group, the first inputs the elements of the seventh group and the second inputs of the elements of the second group, the third inputs of the elements of the second group are connected to the first input of the second register, the second output of the second register is connected to the third inputs of the elements of the third group, the second the inputs of elements And the seventh group, the second input of the first element And the first input of the second element And, the third output of the second register is connected to the second input of the second element And, the fourth inputs of elements And the third group and the third inputs of elements And the seventh group, the fourth output of the pulse distributor is connected to the third input of the second element is And, the fourth output of the second register is connected to the third input of the first element And, the outputs of the elements of the third group are the outputs of the first group of the device, the output of the first element nA And connected to the counting input of the first counter, the outputs of which are connected to the inputs of the second decoder, the first and second output of which is connected to the second inputs of the elements of the fourth and fifth groups, the third output of the second decoder is connected to the first inputs of the elements of the sixth and eighth groups and inputs memory element whose output is connected to the second input of the third element AND, the reset input of the first counter, the first inputs of the AND elements of the ninth group and the first input of the first OR element are connected to the output of the third AND element, the second the input of the first element OR is connected to the output of the second element AND, the counting input of the second counter is connected to the outputs of elements AND of the second group, and the reset input is connected to the output of the first element and the LLI, the output of the second counter is connected to the fourth inputs of elements And the seventh group and the second inputs of elements And the eighth group, the outputs of the elements And the seventh group of the And are the outputs of the second group of the device, the outputs of the elements And the eighth group - the outputs of the third group of the device, pykhod1 1 elements

И четвертой - шестой групп соединены с входами четвертого регистра, выход которого соединен с вторыми входами элементов И дев той группы, выходы которой вл ютс выходами четвертой группы устройства С 21.And the fourth - the sixth groups are connected to the inputs of the fourth register, the output of which is connected to the second inputs of elements And the ninth group, the outputs of which are the outputs of the fourth group of the C 21 device.

Недостатком ивестного устройства вл етс невысокое быстродействие при загрузке управл ющей пам ти.A disadvantage of the known device is the low speed when loading the control memory.

Цель изобретени - повышение быстродействи при загрузке управл ющей пам ти, осуществл емой по част м, если эти части содержат нулевую информа1ц-1ю .The purpose of the invention is to increase the speed when loading control memory, carried out in parts, if these parts contain zero information.

Поставленна цель достигаетс тем, что в устройство дл ввода информации , содержащее генератор импульсов, первый, второй, третий и четвертый регистры, генератор одиночных импульсов , распределитель импульсов, первый и второй дешифраторы, с первой по дев тую группы элементов И, первый , второй и третий элементы И, первый и второй счетчик, элемент пам ти и первый элемент ИЛИ, информационные входы первого регистра вл ютс входами группы устройства, управл ющий вход первого регистра соединен с выходом генератора одиночных импульсов, первый вход которого и первый вход распределител импульсов вл ютс входом устройства, второй вход генератора одиночных импульсов и второй вход распределител импульсов соединены с выходом делител частоты, вход делител частоты соединен с выходом генератора импульсов, выходы первого регистра соединены с входами первого дешифратора, первый и второй выходы которого соединены с первыми и вторыми входами элементов И первой группы , а третий выход соединен с первым входом второго регистра, второй вход которого соединен с первым выходом распределител импульсов, второй выход которого соединен с третьими входами элементов И первой группы, выходы элементов И первой группы соединены с входами группы третьего регистра , выход которого соединен с первыми входами элементов И второй, третьей, четвертой, п той и шестой групп, третий выход распределител импульсов соединен с первым входом первого элемента И, вторыми входами элементов И третьей группы, первыми входами элементов И седьмой группы и вторыми входами элементов И второй группы, третьи входы элементов И вто рой группы соединены с первым выходом второго регистра, второй выход второго регистра соединен с третьими входами элементов И третьей группы, вторыми входами элементов И седьмой группы, вторым входом первого элемента И и первым входом второго элемента И, третий выход второго регист ра соединен с вторым входом второго элемента И, четвертыми входами элементов И третьей группы, и третьими входами элементов И седьмой группы, четвертый выход распределител импул сов соединен с третьим входом второго элемента И и первым входом третье го элемента И, четвертый выход второ го регистра соединен с третьим входом первого элемента -И, выходы элементов И третьей группы вл ютс выходами первой группы устройства, выход первого элемента И соединен со счетным входом первого счетчика, выходы которого соединены с входами второго дешифратора, первый и второй выходы которого соединены с вторыми входами элементов И четвертой и п той групп, третий выход второго дешифратора соединен с первыми входами элементов И шестой и восьмой групп и входом элемента пам ти, выход кото рого соединен с вторым входом третье го элемента И, вход сброса первого .счетчика, первые входы элементов И дев той группы и первый вход первого элемента ИЛИ соединены с выходом третьего элемента И, второй вход пер вого элемента ИЛИ соединен с выходом второго элемента И, счетный вход вто рого счетчика соединен с выходами элементов И второй группы, а вход сброса соединен с выходом первого элемента ИЛИ, выход второго счетчика соединен с четвертыми входами эле ментов И седьмой группы, вторыми вхо дами элементов И восьмой группы, выходы элементов И седьмой группы вл ютс выходами второй группы устройст ва, выходы элементов И восьмой группы вл ютс выходами третьей группы устройства, элементов И четвертой , п той и шестой групп соедине ны с входами четвертого регистра, выход которого соединен с вторыми входами элементов И дев той группы, выходь которой вл ютс выходами чет вертой группы устройства, дополнительно введены нторой и третий элементы ИЛИ, четвертый н п тый элементы И, первый, второй и тр(тий выходы второго дешифратора соединены с первым , вторым и третьим входами второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, вторые входы четвертого и п того элементов И соединены с п тым выходом распределител импульсов, первый вход п того элемента И соединен с первым выходом второго регистра, выходы четвертого и п того элементов И соединены с входами третьего элемента ИЛИ,вь1ход которого соединен с входом сброса третьего регистра. На чертеже представлена структурна схема устройства. Устройство содержит первый регистр 1, шину данных устройства 2, генератор одиночных импульсов 3, синхровход устройства 4, распределитель импульсов 5, делитель частоты 6, генератор импульсов 7, первый деишфраT (jp 8, первую группу элементов И 9, второй 10 и третий 11 регистры, вторую 12, третью 13, четвертую 14, п тую 15 и шестую 16 группу элементов И, первый элемент И 17, седьмую группу эл ементов И 18, второй 19 и третий 20 элементы И, выходные шины 21 в оперативную пам ть, первый счетчик 22, второй дешифратор 23, восьмую группу элементов И 24, элемент пам ти 25, дев тую группу элементов И 26, первый элемент ИЛИ 27, второй счетчик 28, выходные шины 29 в оперативную пам ть, выходные шины 30 в управл юшую пам ть, четвертый регистр 31, выходные шины 32 в управл ющую пам ть, второй элемент ИЛИ 33, четвертый 34 и п тый 35 элементы И, третий элемент ИЛИ 36. Устройство работает следующем образом . Ввод информации производитс с клавиатуры либо автоматически посимвольно . Ввод в оперативную пам ть. В первом Цикле с первой группы входов 2 на регистр 1 поступает признак оперативной пам ти. Одновременно на генератор 3 и распределитель импульсов 5 с первого входа устройства 4 поступает синхроимпульс. Импульс с выхода генератора 3 разрешает запись в регистр 1. По первому такту распределител импульсов 5 дешифратор 8 анализирует состо ние ретистра 1 и устамавлирает первый разр д регистра К)The goal is achieved by the fact that in a device for inputting information, comprising a pulse generator, first, second, third and fourth registers, a single pulse generator, a pulse distributor, first and second decoders, from the first to the ninth groups of elements I, first, second and the third AND elements, the first and second counter, the memory element and the first OR element, the information inputs of the first register are the device group inputs, the control input of the first register is connected to the output of the single pulse generator, the first The first input and the first input of the pulse distributor are the input of the device, the second input of the single pulse generator and the second input of the pulse distributor are connected to the output of the frequency divider, the input of the frequency divider is connected to the output of the pulse generator, the outputs of the first register are connected to the inputs of the first decoder, the first and second the outputs of which are connected to the first and second inputs of the elements And the first group, and the third output is connected to the first input of the second register, the second input of which is connected to the first output of pulse generator, the second output of which is connected to the third inputs of the elements of the first group, outputs of the elements of the first group are connected to the inputs of the third register group, the output of which is connected to the first inputs of the elements of the second, third, fourth, fifth and sixth groups, the third output of the distributor impulses connected to the first input of the first element And the second inputs of the elements And the third group, the first inputs of the elements And the seventh group and the second inputs of the elements And the second group, the third inputs of the elements And the second group of connectors They are not connected to the first output of the second register, the second output of the second register is connected to the third inputs of the AND elements of the third group, the second inputs of the AND elements of the seventh group, the second input of the first And element and the first input of the second And element, the third output of the second register is connected to the second input of the second element And, the fourth inputs of the elements of the third group, and the third inputs of the elements of the seventh group, the fourth output of the impulse distributor is connected to the third input of the second element And and the first input of the third element And, fourths The second output of the second register is connected to the third input of the first element -I, the outputs of elements AND of the third group are the outputs of the first group of the device, the output of the first element I is connected to the counting input of the first counter, the outputs of which are connected to the inputs of the second decoder, the first and second outputs of which connected to the second inputs of elements of the fourth and fifth groups; the third output of the second decoder is connected to the first inputs of elements of the sixth and eighth groups and the input of the memory element, the output of which is connected to the second input of the second element AND, the reset input of the first counter, the first inputs of the elements AND the ninth group and the first input of the first element OR are connected to the output of the third element AND, the second input of the first element OR is connected to the output of the second element AND, the counting input of the second counter is connected with the outputs of the elements of the second group, and the reset input is connected to the output of the first element OR, the output of the second counter is connected to the fourth inputs of the elements of the seventh group, the second inputs of the elements of the eighth group, the outputs of the elements of the seventh group are you The signals of the second group of the device, the outputs of the elements And the eighth group are the outputs of the third group of the device, the elements of the fourth, fifth and sixth groups are connected to the inputs of the fourth register, the output of which is connected to the second inputs of the elements And the ninth group, the output of which are the outputs of the fourth group of the device, the second and third elements OR, the fourth and fifth elements AND, the first, second and three are added (the second outputs of the second decoder are connected to the first, second and third inputs of the second element OR, the output to The first is connected to the first input of the fourth element I, the second inputs of the fourth and fifth elements I are connected to the fifth output of the pulse distributor, the first input of the fifth element I is connected to the first output of the second register, the outputs of the fourth and fifth elements I are connected to the inputs of the third element OR, whose input is connected to the reset input of the third register. The drawing shows a block diagram of the device. The device contains the first register 1, the device data bus 2, the generator of single pulses 3, the synchronous input device 4, the pulse distributor 5, the frequency divider 6, the pulse generator 7, the first counter (jp 8, the first group of elements 9, the second 10 and the third 11 registers the second 12, the third 13, the fourth 14, the fifth 15 and the sixth 16 group of elements And the first element And 17, the seventh group of elements And 18, the second 19 and the third 20 elements And, the output tires 21 into RAM, the first counter 22, the second decoder 23, the eighth group of elements And 24, the memory element 25, vir the second group of elements AND 26, the first element OR 27, the second counter 28, the output bus 29 into the operational memory, the output bus 30 into the control memory, the fourth register 31, the output bus 32 into the control memory, the second element OR 33, the fourth is 34 and the fifth is 35 elements AND, the third is OR 36. The device works as follows: The information is entered from the keyboard or automatically by a character. In the first Cycle, from the first group of inputs 2, register 1 receives a sign of RAM. Simultaneously, the generator 3 and the pulse distributor 5 from the first input of the device 4 receives a clock pulse. The pulse from the output of the generator 3 permits writing to the register 1. At the first clock of the pulse distributor 5, the decoder 8 analyzes the state of the reistor 1 and sets the first register register K)

в единичное состо ние. В остальных тактах перного дакла ничего не происходит . Во итором - п том циклах осуществл етс ввод адресного слова. В каждом цикле цо первому такту дешифратор 8 вырабатывает сигнал отсутстви информации, разрешающий перезапись четырех младших разр дов из регистра 1 в регистр 11 по второму такту. В шестом цикле на регистр 1 поступает признак передачи адреса. Б первом такте второй разр д регистра 10 устанавливаетс в единичное состо ние. Передача четырех младших разр дов регистра 1 через группу элементов И 9 в младшие разр ды регистра 11 производитс во втором такте каждого цикла, ввода адресного или информационного слова при наличии сигнала отсутстви служебной информац11и , поступающего с выхода дешифратора 8 на второй вход группы элементов И 9. Регистр 11 выполнен сдвигаюш 1м в сторону старших разр дов на четыре позиции. В третьем такте шестого цикла группа элементов И 12 переписывает сформированное в предыдущих циклах адресное слово из регистра 11 в счетчик 28. В четвертом такте шестого цикла второй разр д регистра 10 устанавливаетс в нулевое состо ние. В поаггедуюи1их восьми циклах производитс ввод информационного слова. В п тнаццлтом цикле вводитс признак записи. В первом такте п тнадцатого цикла депшфратор 8 производит анализ содерж1 мого регистра 11 и т;н;тий разр д регистра 10 устанавливаетс в единичное состо ние . В третьем такте производитс передача адресного и информационного слова через группу элементов И 18,13 через выходные шины устройства в оперативную пам ть. В четвертом такте элемент И 19 формирует сигнал модифика ;пи адреса, который через элемент И 26 поступает на второй вх(.;д счетчика 28. После этого третий разр д регистра 10 устанавливаетс в нулевое состо ние. Ввод адресного и первого информационного слова заKOHUMi . В нсплецуюших Д(;в ти циклах вводитс иторос информационное слово и т .,ч..in a single state. Nothing happens in the rest of the first duck beat. In the second - fifth cycle, the address word is entered. In each cycle from the first clock to the first clock, the decoder 8 generates a signal of the absence of information allowing the rewriting of the four least significant bits from register 1 to register 11 according to the second clock. In the sixth cycle, register 1 receives the sign of the address transmission. In the first cycle, the second bit of register 10 is set to one. The four lower bits of register 1 are transmitted through the group of elements AND 9 to the lower bits of register 11 in the second cycle of each cycle, inputting an address or information word with a signal that there is no overhead information coming from the output of the decoder 8 to the second input of the group of elements AND 9. Register 11 is shifted 1m in the direction of the higher bits to four positions. In the third cycle of the sixth cycle, the group of elements And 12 rewrites the address word formed in the previous cycles from register 11 to counter 28. In the fourth cycle of the sixth cycle, the second bit of register 10 is set to the zero state. In the next eight cycles, an information word is entered. In the paragraph cycle, a write flag is entered. In the first cycle of the fifteenth cycle, the depotfrator 8 analyzes the contents of the register 11 and m; n; the third bit of the register 10 is set to a single state. In the third cycle, the address and information word is transmitted through a group of elements 18,13 through the output buses of the device to the operational memory. In the fourth cycle, the And 19 element generates a signal of the modification; pi of the address, which through the And 26 element enters the second inlet (.; D of counter 28. After this, the third bit of register 10 is set to the zero state. Entering the address and first information word for KOKHUMi. In the instruction D ((; in these cycles, the Ioros information word is entered, etc., h.

Ввод в упра ллк1|цую пам ть. Управл юща ггам т). имсгт разр дность в тр раза бо;1Ь 1)ун )агинной, П( упр.шл юииб i..iioHv гиодитс и Input to control box | | memory. Managing year t). the threshold is tr times bo; 1b 1) un) aginous, P (control of uiib i..iioHv giodits and

кажда из которых сопровождаетс при наком записи, В первом слове все три части полноразр дные, во втором слове полноразр дна только перва , часть, втора и треть нулевые. Ввод каждой части первого слова осуществл етс в той же последоБательности, что и при вводе в оперативную пам ть В первом цикле вводитс признак управл ющей пам ти, в первом такте дешифратор 8 анализирует состо ние регистра 1 и устанавливает в единичное состо ние четвертый разр д регистра 10. В последующих двенадцати циклах вводитс адресное слово и перва часть информационного слова. Пор док работы в этих циклах такой же, как и при вводе в оперативную пам ть. В четырнадцатом цикле вводитс признак записи. В первом также дешифратор 8 анализирует состо ние регистра 1 и устанавливает в единичное состо ние третий разр д регистра 10. В третьем такте сигнал с выхода элемента И 1 7 устанавливает в единичное, состо ние счетчик 22. Дешифратор 23 анализирует состо ние счетчика 22 и вырабатывает сигнал, поступающий с его первого выхода на группу элементов И 14, на информационный вход которой поступает со;.1,ержимое регистра 11 и запоминаетс регистром 31. В п том такте элемент И 34 вырабатывает сигнал, который поступает через элемент ИЛИ 36 на вход сброса регистра 1 1 и устанавливает его в нулевое состо ние.each of which is accompanied by recording. In the first word, all three parts are full-digit, in the second word the full-size of the bottom is only the first, part, second and third are zero. Each part of the first word is entered in the same sequence as when it was inserted into the operational memory. In the first cycle, the feature of the control memory is entered. In the first cycle, the decoder 8 analyzes the state of the register 1 and sets the unit to the fourth state of the register. 10. In the next twelve cycles, the address word and the first part of the information word are entered. The order of operation in these cycles is the same as when entered into the RAM. In the fourteenth cycle, a recording flag is entered. In the first, the decoder 8 also analyzes the state of register 1 and sets the third bit of register 10 to one. In the third cycle, the signal from the output of AND 1 7 sets the counter 22 to one. The decoder 23 analyzes the state of counter 22 and generates the signal coming from its first output to the group of elements AND 14, to the information input of which comes from; .1, the register register 11 and stored by the register 31. In the fifth clock cycle the AND 34 element generates a signal that goes through the OR 36 element to the reset input region country 1 1 and sets it to the zero state.

В последующих восьми циклах производитс ввод второй части слова управл ющей пам ти. При вводе второго признака записи состо ние счетчика 22 увеличиваетс на единицу. При этом сигнал с второго выхода дешифратора 23 управл ет передачей информации с регистра 11 через группу элементов И 15 на регистр 31 . Сигнал с выхода дешифратора 23 через элемент ИЛИ 33 поступает на элемент И 34, который по п тому такту устанавливает в нулевое состо ние регистр 11. С двадцать четвертого по тридцать первый цикл производитс ввод третьей части, котора запоминаетс регистром 11. С приходом третьего признака записи содержимое счетчика 22 увеличиваетс на единицу . Сигнал с третьего выходы дешифратора 23 устанавливает в единичное состо ние элемент пам ти 25 и упрлвл ет передачей содержимого регистра 11 через группу И 16 на регистр 31, разр дность которого в три раза больше разр дности регистра 11. Одновременно с третьего выхода дешифратора 23 поступает через элемент ИЛИ 33 на элемент И 34. В четвертом такте элемент И 20 выраг лт(згаает сигнал модификации адреса счетчика 28 и производит передачу информационного слова через группу элементов И 26 в управл ющую пам ть. В п том такте производитс установка в нулевое сое то ние регистра 11 сигналом, поступающим с выхода элемента И 34. На этом ввол первого информационного слова в управл ющую пам ть заканчиваетс . Все три части имеют значащие сивмолы,в том числе и ноль.In the next eight cycles, the second part of the control memory word is entered. When a second recording attribute is entered, the state of the counter 22 is incremented by one. In this case, the signal from the second output of the decoder 23 controls the transfer of information from the register 11 through an AND 15 group of elements to the register 31. The signal from the output of the decoder 23 through the OR element 33 arrives at the AND 34 element, which, in accordance with the fifth cycle, sets register 11 to zero. From the twenty-fourth to thirty-first cycle, the third part is entered, which is stored by the register 11. With the arrival of the third sign of the record the contents of counter 22 are incremented by one. The signal from the third outputs of the decoder 23 sets the memory element 25 to one state and controls the transfer of the contents of register 11 through AND group 16 to register 31, the size of which is three times larger than the register 11. At the same time, from the third output of the decoder 23 the element OR 33 on the element AND 34. In the fourth cycle, the element AND 20 is exhausted (generates the signal of the modification of the address of the counter 28 and transmits the information word through the group of elements AND 26 to the control memory. In the fifth cycle, it is set to evoe cos register 11 of the signal coming from the output of AND gate 34. At this plenty of the first data word in a control memory terminated. All three pieces have significant sivmoly, including zero.

Рассмотрим ввод управл ющего слова , когда втора и треть часть содерл ,ат нулевые значени . При этом производитс ввод первой части указа способом и с приходом символа Запись 3 Б п том такте регистр 11 устанвливаетс в нулевое состо ние . Втора часть не вводитс , а поступает второй признак записи. По третьему такту нулевое содержимое регистра 11 переписываетс в регистр 31, а в п том такте нулевое состо ние регистра 11 подтверждаетс . Треть часть вводитс как втора , т.е. за второй записью следует треть .Consider inputting a control word when the second and third parts contain, at zero values. In this case, the first part of the decree is entered in the manner and with the arrival of the symbol. Record 3 of the second cycle, register 11 is set to the zero state. The second part is not entered, but the second sign of the record arrives. In the third clock cycle, the zero content of register 11 is rewritten into register 31, and in the fifth clock cycle, the zero state of register 11 is acknowledged. The third part is entered as a second, i.e. the second entry is followed by a third.

@еп@ en

ввпGDP

Claims

DEVICE FOR INFORMATION INPUT, comprising a pulse generator, first, second, third and fourth registers, a single pulse generator, a pulse distributor, first and second decoders, from the first to ninth group of AND elements, the first, second and third I elements, the first and second counter , a memory element and a first OR element, the information inputs of the first register are the inputs of the device group, the control input of the first register is connected to the output of the single pulse generator, the first input of which and the first input of the distributor pulses are the input of the device, the second input of the single pulse generator and the second input of the pulse distributor are connected to the output of the frequency divider, the input of the frequency divider is connected to the output of the pulse generator, the outputs of the first register are connected to the inputs of the first decoder, the first and second outputs of which are connected to the first and second inputs elements And of the first group, and the third output is connected to the first input of the second register, the second input of which is connected to the first output of the pulse distributor, the second output of which is single with the third inputs of the AND elements of the first group, the outputs of the AND elements of the first group are connected to the inputs of the third register group, the output of which is connected to the first inputs of the AND elements of the second, third, fourth, fifth and sixth groups, the third output of the pulse distributor is connected to the first input of the first the AND element, the second inputs of the AND elements of the third group, the first inputs of the AND elements of the seventh group and the second inputs of the AND elements of the second group, the third inputs of the AND elements of the second group are connected to the first output of the second register, the second the output of the second register is connected to the third inputs of the elements AND of the third group, the second inputs of the elements

And the seventh group, the second input of the first element And and the first input of the second element And, the third output of the second register is connected to the second input of the second element And, the fourth inputs of the elements And the third group and the third inputs of the elements And the seventh group, the fourth output of the pulse distributor is connected to the third input the second element And and the first input of the third element And, the fourth output of the second register is connected to the third input of the first element And, the outputs of the elements And the third group>

are the outputs of the first group of the device, the output of the first element And is connected to the counting input of the first counter, the outputs of which are connected to the inputs of the second decoder, the first and second outputs of which are connected to the second inputs of the elements of the fourth and fifth groups, the third output of the second decoder is connected to the first inputs elements of the sixth and eighth groups and the input of the memory element, the output of which is connected to the second input of the third element AND, the reset input of the first counter, the first inputs of the elements of the ninth group and the first input of the first of the OR element is connected to the output of the third AND element, the second input of the first OR element is connected to the output of the second AND element, the counting input of the second counter is connected to the outputs of the AND elements of the second group, and the reset input is connected to the output of the first OR element, the output of the second counter is connected to the fourth the inputs of the elements And the seventh group and the second inputs of the elements And the eighth group, the outputs of the elements And the seventh group are the outputs of the second group of the device, the outputs of the elements And the eighth group are the outputs of the third group of devices VA, the outputs of the elements of the fourth, fifth, and sixth groups are connected to the inputs of the fourth register, the output of which is connected to the second inputs of the elements of the ninth group, the outputs of which are the outputs of the fourth group of the device, which is related to that, in order to increase performance, the device contains the second and third OR elements, the fourth and fifth AND elements, the first second and third outputs of the second decoder are connected to the first, second and third inputs of the second OR element, the output of which is connected to the first input of the fourth ele ent And, the second inputs of the fourth and fifth elements And are connected to the fifth output of the pulse distributor in, the first input of the fifth element And is connected to the first output of the second register, the outputs of the fourth and fifth elements And are connected to the inputs of the third OR, the output of which is connected to the reset input of the third register.