вого, второго и третьего сумматоров са четвертого сумматора вл етс объединены и вл ютс входом логичес- входом логической единицы устройкого нул устройства, а вход перено- ства.The second, second, and third adders of the fourth adder are combined and are the input to the logical input of the logical unit of the device zero, and the input is transferable.
11018321101832
Изобретение относитс к информационно-измерительной и вычислительн технике и может быть использовано д сжати информации в многоканальных телеметрических системах с временнь разделением каналов. Известно устройство дл обработк и сжати информации, содержащее регистр текущей выборки, регистр числ сумматор, оперативную пам ть со счетчиками адреса, элементы И,ИЛИ Недостатком такого устройства в л етс низкое быстродействие, обусловленное двум последовательными операци ми сравнени ,приводимыми дл каждой выборки входного сигнала. Наиболее близким по технической сущности и достигаемому результату к -изобретению вл етс устройство дл обработки и сжати информации, состо щее из k-разр дного регистра текущей выборки, выход которого соединен с первым входом сумматора, старшие k-a-пр мых и инверсных выходов которого подключены к входам элементов И-НЕ, выходы которых подключены к входам элемента ИШ., к третьему входу которого подключен выход схемы сравнени , к первым вхо дам которой подключены оставшиес а-младших разр дов регистра текущей выборки, а к вторым - пр мые и инве сные шины апертуры, буферного опера тивного запоминающего устройства и адресных счетчиков, выходы которых через мультиплексор соединены с адресными входами буферного запоминаю щего устройства 2j. Низкое быстродействие известног устройства обусловлено двум операци ми сравнени , перва из которых осуществл етс над k разр дами, где k. - разр дность поступающих выборов x(t), а втора - над а разр дами , где а - разр дность максимальной апертуры . Поскольку , то ,следовательно , врем выполнени операций сравнени в в одном такте определ етс как c-(k+a)i;o (2k-1)%, где OQ - врем выполнени операции суммировани дл одного разр да выборки . Врем Т обработки одной выборки дл Э.ТОГО устройства определ етс выражением Т 2., (k+a) + мак. гдevg, - врем записи в буферном оперативном запоминающем устройстве ; р/2 - врем записи в параллельный регистр числа. Целью изобретени вл етс упрощение устройства. Поставленна цель достигаетс тем, что устройство, содержащее регистр текущей выборки,, пр мой информационный выход которого соединен с информационным входом буферного блока пам ти,адресный вход которого подключен к выходу мультиплексора, первьй вход которого соединен с информадионHbiM выходом счетчика адреса записи, установочный вход которого объединен с установочным входом счетчика адреса считьшани и вл етс входом начальной установки нул устройства, выход первого элемента задержки подключен к входу второго элемента задержки и входу управлени считыванием буферного блока пам ти, информационный выход которого вл етс информационным выходом устройства, выход второго элемента задержки соединен с синхровходом счетчика адреса считывани , информационный выход которого подключен к второму входу мультиплексора, управл ющий вход которого объедино с входом первого элемента задержки и вл етс входом синхронизации опроса устройства, информационный вход регистра текущей выборки вл етс информационным входом устройства, первый и второй сумматоры , элемент ИЛИ, содержит третий и четвертый сумматоры, первьй и второй регистры и элемент И, выход кото рого соединен с входом управлени записью буферного блока пам ти, синхровходом счетчика адреса записи и синхровходами первого и второго реги стров соответственно, инверсный информационньй и пр мой информационный выходы которых соединены с первыми входами соответственно первого и второго сумматоров, выходы.переноса которых подключены соответственно к первому и второму входам элемента ИЛИ, выход которого подключен к первому входу элемента И, второй вход которого объединен с синхровходом регистра текущей выборки и вл етс входом синхронизации устройства, пр мой информационньй выход регистра текущей выборки подключен к второму входу первого сумматора и первому входу третьего сумматора, выход которого соединен с инфомационным входом первого регистра, установочньм вход которого объединен с установочным входом второго регистра и образует вход начальной установки нул устройства,, инверсный информаци онный выход регистра текущей выборки соединен с вторым входом.второго сум матора и первым входом четвертого сумматора, выход которого подключен информационному входу второго регист ра, вторые входы третьего и четверто го сумматоров вл ютс соответственн первым и вторым входами задани пара метра устройства, входы переноса пер вого, второго и третьего сумматоров объединены и вл ютс входом логического нул устройства, а вход пере носа четвертого сумматора вл етсй входом логической единицы устройства На чертеже представлена блок-схем устройства дл обработки и сжати информации. Устройство дл обработки и сжати информации состоит из регистра 1 текущей выборки, вход которого вл етс входом устройства, пр мые выходы 2 которого подключены к первым входам (k+1-разр дного) сумматора 3, а инверсные выходы 4 регистра 1 подключены к первым входам .сумматора 5, вторые входы сумматоров 3 и 5 соответственно вл ютс первым и вторым входами 6 и 7 задани параметров (пр мой и инверсной апертуры), выходы сумматоров 3 и 5 подключены к входам регистра 8 и регистра 9 (k+1-разр дных ) , инйерсные выходы регистра 8 подключены к первым входам (k+1-разр дного ) сумматора 10, к вторым входам которого подключены пр мые выходы регистра 1, пр мые выходы регистра 9 подключены к входам (k+1-разр дного ) сумматора 11, к вторым входам которого подключены инверсные выходы регистра 1, выходы переноса сумматоров 10 и 11 подключены к входам элемента ItOH 12, выход которого подключен к первому входу элемента И 13, второй вход которого вл етс входом 14 синхронизации , который также подключен к синхровходу 15 рег.истра 1, входы 16 которого вл ютс входами устройства. Выход элемента И 13 подключен к синхровходам регистров 8 и 9, входу 17 управлени записью буферного блока 18 пам ти и входу счетчика 19 адреса записи, выход которого подключен к первому входу мультиплексора 20, к второму входу которого подключен выход счетчика 21 адреса считывани . Вход 22 синхронизации опроса подключен к управл ющему .входу мультиплексора 20 и к входу первого элемента 23 задержки, выход которого подк.шочен к входу 24 управлени считыванием блока 18 и к входу второго элемента 25 задержки, выход которого подключен к входу счетчика 21, выход мультиплексора 20 подключен к адресному входу 26 блока 18, выход 27 котор-го вл етс выходом устройства, к входам переноса сумматора 5 подключен вход 28 логической единицы, а к входу переноса сумматоров 3, 10 и 11 подключен вход 29 логического нул , к входам 30 блока 18 подключены пр мые выходы регистра 1, к установочным входам счетчиков 19 и 22, регистров 8 и 9 подключен вход 31 начальной установки нул . Устройство работает следующим образом. В начальный момент (t 0) регистры 8 и 9, счетчики 19 и 21 сбрасываютс импульсом по входу 31. Перва выборка Х(1) записываетс с помощью импульса на входе 14 в регистр 1. На сумматорах 3,4,10 и 11 вычисл ютс соответственно У1(1),, У2(1), У3(1), В4(1), величины которых равны У1(1)- Х(1)+ ft ; У2(1) Х(1)-ь & +1 Х(1) -Л ; У3(1) Х(1)+Ф Х(1)+()Х(1)У4 (1) Х(1) + Ф Х(1)(2 -1)-Х(1) Если Х(1) 0, то устройство ждет первой нулевой выборки. Если ХСО/О то возникают сигналы переноса на сум маторах 10 и 11, которые, пройд через элемент ИЛИ 12, открывают элемент И 13 и пропускают синхроимпульс с входа 14, записьшающий Х(1) с выхо да 2 регистра 1 в блок 18, прибавл ющий единицу к содержимому счетчика 19 и записывающий У1(1) и У2(1) с выходов сумматоров 3 и 5 в регистр 8 и 9 соответственно. Следующа выборка Х(2) также запи сываетс в регистр 1, а на вькодах сумматоров 10 и 11 по вл ютс числа У3(2) и.У4(2). У3(2) Х(2) + У1(1) (2)-(Х(1) + U )-1 (2)-ХП)-U-1 У4(2):;Х(2) + +У2(1) -Х(2)-1 + (Х(1)-й ) (Х(1)-Х (2) -Л - 1. Если УЗ(2) О или У4(2) О, то на выходе переноса од го из сумматоров 10 или 11 по вл ет с сигнал, который, пройд через элемент ИЛИ 12, открывает элемент И 13 и Х(2) записываетс в блок 18, к содержимому счетчика 19 прибавл е с 1 , а ,в регистры 8 и 9 записываютс соответственно У1(2) и У2(2). Есл У3(2)., ,0 и У4(2) 40, то это означает , что ( Х(2)-Х(1) 6 & и (Х{1)-Х(2): Д т.е. /Х(2)-Х(1) , сигнал переноса не возникает и элемент И 13 остаетс закрытым по первому входу, так как на обоих входах элемента ИЛИ 12 имеютс нулевые сигналы . Следовательно, в регистре 8 всегда хранитс величина ( и), а в регистре 9 - величина (), где X - величина последней неиз0ЫТОЧНОЙ выборки, и по вление единицы на выходе элемента ИЛИ 12 следует из описанного и происходит только при выполнении услови Г X(i) - (х +U ) - 1 0 -X(i) + () - 00, а поскольку величины выборок X(i) целые положительные двоичные числа, то это условие эквивалентно условию неизбыточности выборки X(L):/X{i) . На входы 30 блока 18 поступает неравномерно во времени поток неизбыточных выборок X (L). Блок 18 служит дл выравнивани этого потока во времени,, что осуществл етс с помощью подачи импульсов опроса посто нной частоты по входу 22, которые , поступа на управл ющий вход мультиплексора 20, подключают на адресный вход 26 блока 18 выход счетчика 21; задержавшись элементом 23 задержки на врем , достаточное дл установки адреса считывани , они поступают на вход 24 считывани блока 18 и на его выходе по вл етс записанна по поданному на вход 26 адресу выборка ) . Задержавшись вторым элементом 25 задержки на врем , достаточное дл выполнени блоком 18 операции считывани , они поступают на вход счетчика 21 и прибавл ют к его содержимому 1, подготавлива адрес следующей, подлежащей считыванию, чейки. Врем выполнени всех операций при анализе одной выборки предлагаемым устройством определитс временем параллельных операций сложени k+1разр дными сумматорами 10 и 11, 3 и 5 и наибольшей из величин интервалов времени, необходимых дл выполнени операции записи буферного блока пам ти 1 -5 q и временем ьр параллельно выполн емой записи в регистры 8 и 9 Т- (k + 1)t Таким образом, предлагаемое устройство проще- известного И/РШИ дает увеличение быстродействи по сравнению с прототипом на (а - 1 )о0 cj .The invention relates to information and measuring and computing techniques and can be used to compress information in multichannel telemetry systems with time division channels. A device for processing and compressing information is known, which contains the current sample register, the adder register, the operative memory with address counters, and AND elements. The disadvantage of such a device is a slow response rate due to two successive comparison operations for each input sample. . The closest in technical essence and the achieved result to the invention is a device for processing and compressing information, consisting of a k-bit register of the current sample, the output of which is connected to the first input of the adder, the older ka-forward and inverse outputs of which are connected to inputs of NAND elements, the outputs of which are connected to the inputs of the ISh element, to the third input of which the output of the comparison circuit is connected, to the first inputs of which the remaining and lower-order bits of the current sample register are connected, and to the second - to the direct inputs inve waist aperture tire buffer opera tive memory and address counter, the outputs of which are connected via a multiplexer to address inputs of the memory buffer devices present 2j. The poor performance of a known device is due to two comparison operations, the first of which is performed over k bits, where k. is the width of the incoming selections x (t), and the second is over a bits, where a is the width of the maximum aperture. Since, then, the time of the comparison operations in one cycle is defined as c- (k + a) i; o (2k-1)%, where OQ is the time of the summation operation for one bit of the sample. The processing time T of one sample for this device is determined by the expression T 2, (k + a) + max. gdevg, is the write time in the buffer operational storage device; p / 2 - write time in parallel register numbers. The aim of the invention is to simplify the device. The goal is achieved by the fact that the device containing the current sample register, the direct information output of which is connected to the information input of the buffer memory block, whose address input is connected to the multiplexer output, the first input of which is connected to the information output of the record address counter, combined with the setup input of the counting address counter and is the input of the initial zero setting of the device, the output of the first delay element is connected to the input of the second delay element and the read control input of the buffer memory block, whose information output is the information output of the device, the output of the second delay element is connected to the synchronous input of the read address counter, the information output of which is connected to the second input of the multiplexer, the control input of which is combined with is the polling input of the device polling; the information input of the current sample register is the information input of the device; the first and second adders, the elements t OR, contains the third and fourth adders, the first and second registers and the AND element, the output of which is connected to the write control input of the buffer memory block, the synchronous input counter of the write address and the first and second register synchronous input, respectively, the inverse information and direct information outputs which are connected to the first inputs of the first and second adders, respectively. The outputs of the transfer are connected respectively to the first and second inputs of the OR element, the output of which is connected to the first input of the AND element, the second input of which is combined with the current sample register synchronization input and is the device synchronization input, the direct information output of the current sample register is connected to the second input of the first adder and the first input of the third adder, the output of which is connected to the information input of the first register, the installation input of which is combined with the installation input of the second register and forms the input of the initial setup zero of the device ,, the inverse information output of the register of the current sample is connected to the second input. the second the sum of the matrix and the first input of the fourth adder, the output of which is connected to the information input of the second register, the second inputs of the third and fourth adders are respectively the first and second inputs of the device parameter setting, the transfer inputs of the first, second and third adders are combined and are input the logical zero of the device, and the transfer input of the fourth adder is the input of the logical unit of the device. The drawing shows block diagrams of the device for processing and compressing information. The device for processing and compressing information consists of the register 1 of the current sample, the input of which is the input of the device, the direct outputs 2 of which are connected to the first inputs (k + 1-bit) of the adder 3, and the inverse outputs 4 of register 1 are connected to the first inputs Summer 5, the second inputs of adders 3 and 5, respectively, are the first and second inputs 6 and 7 of the parameter settings (direct and inverse aperture), the outputs of the adders 3 and 5 are connected to the inputs of the register 8 and register 9 (k + 1-bit ), the inier outputs of register 8 are connected to the first inputs (k + 1-bit adder 10, to the second inputs of which the direct outputs of register 1 are connected, the direct outputs of register 9 are connected to the inputs of (k + 1-bits) adder 11, to the second inputs of which inverse outputs of the register 1 are connected, outputs transfer adders 10 and 11 are connected to the inputs of the element ItOH 12, the output of which is connected to the first input of the element AND 13, the second input of which is the input 14 of the synchronization, which is also connected to the synchronous input 15 of register 1, the inputs 16 of which are the inputs of the device. The output of the element 13 is connected to the synchronous inputs of registers 8 and 9, the input 17 of the recording control of the buffer memory block 18 and the input of the write address counter 19, the output of which is connected to the first input of the multiplexer 20, to the second input of which the output of the read address counter 21 is connected. The polling synchronization input 22 is connected to the control input of the multiplexer 20 and to the input of the first delay element 23, the output of which is connected to the read control input 24 of the unit 18 and to the input of the second delay element 25 whose output is connected to the counter 21 input, multiplexer output 20 is connected to the address input 26 of the unit 18, the output 27 of which is the device output, the input 28 of the logical unit is connected to the transfer inputs of the adder 5, and the input 29 of the logical zero is connected to the transfer input of the adders 3, 10, and 11 18 are connected direct outputs of register 1, input 31 of initial setup zero is connected to the installation inputs of counters 19 and 22, registers 8 and 9. The device works as follows. At the initial time (t 0), registers 8 and 9, counters 19 and 21 are reset by a pulse at input 31. The first sample X (1) is recorded with a pulse at input 14 in register 1. On accumulators 3,4,10 and 11, respectively, Y1 (1), Y2 (1), Y3 (1), B4 (1), whose values are equal to Y1 (1) - X (1) + ft; Y2 (1) X (1) & +1 X (1) -L; Y3 (1) X (1) + F X (1) + () X (1) Y4 (1) X (1) + F X (1) (2 -1) -X (1) If X (1) 0, the device waits for the first zero sample. If XSO / O, then transfer signals occur on sum 10 and 11, which, after passing through the element OR 12, open the element AND 13 and pass the sync pulse from input 14, which writes X (1) from the output and 2 registers 1 to block 18, added unit to the contents of counter 19 and writing V1 (1) and V2 (1) from the outputs of adders 3 and 5 to registers 8 and 9, respectively. The next sample, X (2), is also written to register 1, and on the codes of adders 10 and 11, the numbers V3 (2) and V4 (2) appear. Y3 (2) X (2) + Y1 (1) (2) - (X (1) + U) -1 (2) -HP) -U-1 Y4 (2) :; X (2) + + Y2 (1) -X (2) -1 + (X (1) -th) (X (1) -X (2) -L - 1. If UZ (2) O or Y4 (2) O, then the output transferring one of adders 10 or 11 appears with a signal which, having passed through the element OR 12, opens the element AND 13 and X (2) is recorded in block 18, to the contents of counter 19 it is added with 1, and, into registers 8 and 9 are recorded as Y1 (2) and Y2 (2), respectively. If Y3 (2).,, 0 and Y4 (2) 40, then this means that (X (2) -X (1) 6 & and X (1) -X (2): D, i.e. / X (2) -X (1), the transfer signal does not occur and AND 13 remains closed at the first input, since there are zero on both inputs of the OR 12 element Signals. Consequently, in register 8 the value (s) is always stored, and in register 9 - the value (), where X is the value of the last incomplete sampling, and the appearance of the unit at the output of the element OR 12 follows from the described and occurs only when the condition Г X (i) - (х + U) - 1 0 -X (i) + () - 00, and since the values of the samples X (i) are positive integer binary numbers, this condition is equivalent to the non-redundancy condition of the sample X (L): / X {i). At the inputs 30 of block 18, the flow of non-redundant samples X (L) is uneven in time. The unit 18 serves to equalize this flow in time, which is carried out by means of supplying polling pulses of a constant frequency to the input 22, which, arriving at the control input of the multiplexer 20, are connected to the address input 26 of the unit 18, the output of the counter 21; having delayed by a delay element 23 for a time sufficient to set the read address, they are fed to the read input 24 of block 18 and a sample written at the address fed 26 arrives at its output). Having delayed the second delay element 25 for a time sufficient for the unit 18 to perform the read operation, they arrive at the input of the counter 21 and add to its contents 1, preparing the address of the next cell to be read. The time required to perform all operations when analyzing a single sample by the proposed device is determined by the time of parallel operations of adding k + 1 bit accumulators 10 and 11, 3 and 5 and the longest of the time intervals required to perform the write operation of the buffer memory block 1-5 q and time parallel recording in registers 8 and 9 T- (k + 1) t Thus, the proposed device is simply known AND / RSHI gives an increase in speed compared with the prototype on (a - 1) o0 cj.