FF
Ю YU
СГ2SG2
Изобретение относитс к автоматике , измерительной и вычислительной технике и может найти применение в устройствах преобразовани информации , например датчиках.угол - код св занных с инерционными устройствами . Известно устройство дл умножени частоты следовани импульсов, содержащее формирователи, триггер, элемент И, блок управлени , два счетчика импульсов, регистр пам ти, два блока элементов И, два делител опорной .частоты с коэффициентом деле ни , равным коэЛфициенту умножени , причем первый делитель опорной частоты - управл емьтй .11, Недостаток этого устройства заклю чаетс в сложности схемы и алгоритма умножени , требующего, кроме опорной частоты, частоту адаптивного сдвига дл которой необходимо специальное управление. Дл посто нства коэффициента умножени в устройстве также необходим источник высокостабильной опорной частоты. Все это приводит к значительны аппаратурным затратам, Наиболее близким по технической сущности и достигаемому эффекту к изобретению вл етс умножитель частоты следовани импульсов, содержащий три формировател импульсов, бло управлеги и сравнени , четыре счетчика импульсов, дна регистра пам ти два элемента И, лва элементл ИЛИ и делитель опорной частоты, при тоц обнул ющий вход счетчика импульсов соединен с установочным входом дели тел опорной частоты, вход которого соединен с шиной опорной частоты 2 Недостаток известного устройствасложность . Цель изобретени - упрощение уст ройстэа. . С Этой целью в умножитель частоты следовани импульсов, содержащий делитель опорной частоты, вход котол рого соединен с ошной опорной частоты , блок сравнени и счетчик импульсов , обнул ющий вход которого соединен с установочным входом делител опорной частоты, введены элемент задержки и реверсивный счетчик импульсов , счетный вход которого соединен с входом элемента задержки и входной шиной, входы сложени и вычитаНИН с выходами счетчика импульсов а дополнительный вход - с дополнительным выходом счетчика импульсов, обнул ющий вход которого соединен с выходом элемента задержки, а счетный вход - с обнул ющим входом делител опорной частоты и выходом блока срав нени , первый вход которого соединен с выходом делител опорной частО ты, а второй вход - с выходом реверсивного счетчика иг/шульсов. На чертеже представлена структурна электрическа схема предлагае- мого умножител частоты следовани импульсов, Умножитель содержит делитель 1. опорной частоты, блок 2 сравнени , реверсивный счетчик 3 импульсов, элемент 4 задержки, счетчик 5 импульсов . Выход делител 1 опорной частоты соединен с первым входом блока 2 сравнени , а выход реверсивного счетчика 3-е вторым входом блока 2 сравнени , выход которого соединен с обнул ющим входом делител 1 опорной частоты и со.счетным входом счетчика 5 импульсов, выходы которого соединены с шинами сложени и.вьтчитани реверсивного счетчика 3, а обнул ющий вход - с установочным входом делител 1 опорной частоты и выходом элемента 4 задержки, вход .которого соединен со счетным входом реверсивного счетчика 3 и входной шиной . Умножитель работает следующим образом .. Импульсы опорной частоты о поступают на вход делител 1, измен ющийс выходной код которого поступает на первый вход блока 2, на другой., вход которого поступает код числа, записанного в реверсивном счетчике 3. В момент сравнени кодов выходной импульс блока 2 сравнени обнул ет делитель 1 и записываетс в счетчик 5 импульсов. Умножаема частота F поступает на счетный вход реверсивного счетчика 3 и на вход элемента 4, с выхода которого импульсы поступают на обнул ющий вход счетчика 5 импульсов и установочный вход делител 1. Коэффициент делени управл емого делител , составленного из элементов схемы (1,2,3 и 4J, измен етс с изменением числа, записанного в реверсивный счетчик 3. Если к моменту поступлени очередного импульса умножаемой частоты число выходных умноженных импульсов, записанных в счетчик 5, меньше коэффициента умножени К, , .то он выдает в реверсивный счетчик 3 сигнал на сложение (например, низкий уровень ), если же записано число N. К+1, то он выдает сигнал на вычитание (например, высокий уровень 7. Поразр дные выходы (1,2.4,8....) счетчика 5, составл ющие в сумме число , объединены в монтажное ИЛИ и при на их общем выходе изменитс уровень сигнала, который запрещает дальнейшее заполнение счетчика 5 и измен ет состо ние сложени реверсивного счетчика 3 на вычитание . При записи в счетчик 5 числа М,К на обще.м выходе уровень сигнала неThe invention relates to automation, measuring and computing technology and can be used in information conversion devices, such as sensors. Angle - a code associated with inertial devices. A device for multiplying the pulse frequency is known, which contains drivers, a trigger, an element, a control unit, two pulse counters, a memory register, two blocks of elements, and two dividers of the reference frequency with a division factor equal to the multiplication factor, and the first divider is the reference Frequency - Control .11, The disadvantage of this device lies in the complexity of the scheme and multiplication algorithm, which requires, in addition to the reference frequency, an adaptive shift frequency for which special control is necessary. To maintain the multiplication factor in the device, a source of highly stable reference frequency is also required. All this leads to significant hardware costs. The closest to the technical essence and the achieved effect to the invention is a pulse frequency multiplier, containing three pulse formers, control and comparison, four pulse counters, the bottom of the memory register, two AND elements, and OR elements and the reference frequency divider, with the zero output of the pulse counter connected to the installation input of the reference frequency divider whose input is connected to the reference frequency bus 2 The disadvantage of the known device complexity The purpose of the invention is to simplify the device. . With this purpose, a pulse frequency divider containing a reference frequency divider, the input of which is connected to the reference frequency error, a comparison unit and a pulse counter, which connects the input terminal of the reference frequency divider, a delay element and a reversible pulse counter, counting the input of which is connected to the input of the delay element and the input bus, the inputs of the addition and subtraction of the outputs of the pulse counter, and the additional input - with the additional output of the pulse counter, the integral input which is connected to the output of the delay element, and the counting input - to the zeroing input of the reference frequency divider and the output of the comparison unit, the first input of which is connected to the output of the reference frequency divider, and the second input - to the output of the reversing counter ig / pulses. The drawing shows a structural electrical circuit of the proposed pulse frequency multiplier, the multiplier contains a divider 1. a reference frequency, a comparison unit 2, a reversible counter of 3 pulses, a delay element 4, a counter of 5 pulses. The output of the divider 1 reference frequency is connected to the first input of the comparator unit 2, and the output of the reversible counter by the 3rd second input of the comparator unit 2, the output of which is connected to the output terminal of the divider 1 of the reference frequency and the counter input of the counter of 5 pulses, the outputs of which are connected to folding tires and reading the reversible counter 3, and the embedding input - with the installation input of the divider 1 of the reference frequency and the output of the delay element 4, the input of which is connected to the counting input of the reversible counter 3 and the input bus. The multiplier works as follows. The pulses of the reference frequency are fed to the input of divider 1, the changing output code of which is fed to the first input of block 2, to another, whose input receives the code of the number recorded in the reversing counter 3. At the time of comparing the codes, the output pulse The comparator unit 2 zeroed the divider 1 and wrote it into the pulse counter 5. The multiplied frequency F is fed to the counting input of the reversible counter 3 and to the input of element 4, from the output of which pulses are fed to the obnuyushchy input of the counter 5 pulses and the installation input of divider 1. The division factor of the controlled divider composed of circuit elements (1,2,3 and 4J, changes with a change in the number recorded in the reversible counter 3. If by the time the next multiplied frequency pulse arrives, the number of output multiplied pulses recorded in counter 5 is less than the multiplication factor K,,. Counter 3 is a signal for addition (for example, a low level), but if the number N. K + 1 is written, then it gives a signal for subtraction (for example, a high level 7. Bit outputs (1.2.4.8 ....) the total number of the counter 5 is combined into the mounting OR, and at their common output the signal level will change, which prohibits further filling of the counter 5 and changes the adding state of the reversible counter 3 to the subtraction. On the general output, the signal level is not