Изобретение относитс к области вычислительной техники и может быт использовано при построении вычислительно-моделирующей аппаратуры дл решени задач исследовани и оптимизации структурно-сложных систем, при создании автоматизированных систем испытани .на вибрационные, акустические, электрические и други воздействи . Известно устройство, содержащее блок генераторов первичного нормального шума, блок формирующих фильтров, сумматор и нелинейный безынерционный преобразователь, поз вол ющее формирование процессов с произвольной заданной спектральной плотностью мощности в фиксированном диапазоне частот lj . Недостатками устройства вл ютс сложность технической реализации за счет множества генераторов первичного нормального шума и формирующих фильтров, ограниченность частотного диапазона низка точност воспроизведени заданной функции спектральной плотности мощности. Известно устройство, содержащее генератор случайных чисел, группу генераторов импульсов, группу счетных триггеров и группу элементов И, многовходовую схему ИЛИ, регистр пам ти, сумматор, блок пам ти, два счетчика и циклический регистр сдвига 2 . Недостатками устройства вл ютс низкое быстродействие, так как один отсчет выходного процесса формируетс путем последовательного суммир вани совокупности коэффициентов тем большей, чем больше требуетс точность, сложность технической реализации при необходимости обеспечени высокой точности, так как при этом устройство содержит большое коли чество генераторов импульсов, триггеров и элементов И, или низка то ность при малых аппаратурных затра тах . Наиболее близким к данному изоб1 етению по технической сущности вл етс генератор случайного процесса, содержащий генератор импульсов, делитель частоты, датчик случайных чи сел, счетчик и блок пам ти, соединенные последовательно, причем выхо блока пам ти вл етс выходом устро ства, второй вход счетчика соединен с выходом генератора импульсов з. Работу устройства мйжно представить как последовательность циклов, на каждом из которых путем последовательного циклического чтени информации из блока пам ти начина со случайного в начале цикла адреса формируетс отрезок реализации про .цесса. В блок пам ти записываетс период попигармонической функ1щи с определенными соотношени ми амплитуд гармоник, с частотами, кратными частоте первой (самой низкочастотной ) гармонической функции, формируемьй процесс представл ет собой последовательность склеенных отрезков одной полигармонической функции со случайными начальными фа- зами. При этом функции спектральной плотности мощности формируемого процесса аппроксимируютс композицией компонентных функций (sin х/х) с равной шириной основных лепестков, сдвинутых с равномерным шагом по оси частот, с весами, пропорциоНсшьными амплитудам соответствуюш 1х им гармоник записанной в пам ти полигармоническрй функции. Недостатком данного устройства вл етс низка точность воспроизведени произвольных заданных функций СПМ, т.е. количество компонентных функций не превьш1ает N/2 где N - количество чеек блока пам ти. Цель изобретени - повышение точности воспроизведени произвольных заданных функций спектральной плотности мощности. Поставленна цепь достигаетс тем, что в генератор случайного процесса, содержащий генератор импульсов выход которого соединен со счетным входом первого делител частоты и с входом Опрос датчика лучайных чисел, первый и второй выходы которого соединены с установочными входами соответственно первого делител частоты и реверсивного счетчика, информационный ыход которого соединен с адресным ВХ9ДОМ блока пам ти, введены два -триггера, дьа элемента И, элемент ЛИ, два делител частоты, два реистра пам ти и модул тор пол рности, нформационный вход которого подклюен к выходу блока пам ти, выход перого регистра пам ти соединен с управл ющими входами первого и второго делителей частоты, выход генерато ра импульсов соединен со счетным вхо дом второго делител частоты, выход которого соединен со счетным входом третьего делител частоты, выход ко- торого соединен с синхронизирующим входом реверсивного счетчика, с синхронизирующим входом первого D -триг гера, с первым входом синхронизации. второго регистра пам ти и с входом синхронизации записи первого делител частоты, выход которого соединен с вторым синхронизирующим входом второго регистра пам ти и с первыми входами первого и второго элементов И, выходы которых соединены соот ветственно с суммирующим И вычитающим входами реверсивного счетчика, выход переполнени которого соединен с единичным входом первого D-три гера, D -вход которого подключен к третьему выходу датчика случайных чисел, выходы первого и последнего разр дов реверсивного счетчика соеди иены соответственно с синхронизирующим входом и D -входом второго 1)-триггера, единичный выход которого соединен с первым входом элемента ИЛИ, остальные входы которого начина со второго и до последнего подключены к выходам всех разр дов реверсивного счетчика соответственно , выход элемента ИЛИ соединен с нулевым входом первого D -триггера нулевой и единичный выходы которого соединены с вторыми входами соответственно первого и второго элементов И, единичный выход первого D -триггера соединен с управл ющим входом модул тора пол рности, выход которого соединен с информационным входом второго регистра пам ти, выход которого вл етс выходом генератора. На чертеже представлена структурна схема устройства. Устройство содержит генератор импульсов 1, первый делитель 2 частоты , датчик 3 случайных чисел, реверсивный счетчик 4, блок 5 пам ти, модул тор 6 пол рности, первый 7 и второй 8 регистры пам ти, второй 9 и третий 10 делител частоты, первый 11 и второй 12 элементы И, элемент ИЛИ 13, первый 14 и второй 15 D -триггеры. Генератор 1 может быть выполнен на микросхеме 155АГ1; по типовой 24 схеме включени , при этом изменение частоты, необходимое при настройке, осуществл етс вручную, однако дл обеспечени высокой стабильности процесса, формируемого устройством, желательно примен ть генератор на базе кварцевого резонатора с Ц11фро -вым управлением частотой. Делители частоты 2 и 9 содержат входы исходной последовательности, входы управлени коэффициентом пересчета , выходы поделенной последовательности . Делитель частоты 2 содержит также вход синхронизации установки начального состо ни и вход задани кода начального состо ни . Делитель частоты 10 содержит вход исходной последовательности импульсов и выход поделенной последова- тельности импульсов. Делители частоты могут быть выполнены на микросхемах 599ХЛ4 (по типовой схеме включени ). Реверсивный счетчик 4 (типа .155ИЕ7) содержит вход кода начального состо ни , вход синхронизации установки начального состо ни , входы синхронизации суммировани и вычитани , выход кода состо ний и выход переполнени при суммировании . Блок 5 пам ти содержит вход адреса и выход информации. Если устройство предназначено дл формировани процессов с фиксированным набором функций спектральной плотности, мощности, блок 5 пам ти можно выполнить на элементах посто нной пам ти, например 155РЕЗ, 565РТ4, 566РТ5 и др. Если устройство предназначено дл формировани процессов с произвольной функцией спектральной плотности мощности, необходимо примен ть элементы оперативной пам ти, напримед 155РУ2, 188РУ2, 541РУ2идр. Конкретна реализаци модул тора 6 пол рности зависит от способа кодировани информации, записанной в .блок 5 пам ти. Если используетс классическое представление в пр мых кодах, модул тор пол рности состоит из одного двухвходового элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, например 155ЛП, включенного в цепь знакового разр да, При использовании представлени информации в инверсных кодах модул тор пол рности состоит из группы двухвходовых элементов ИСКЛЮЧАЮЩЕЕ ИЛИу первые входы которых вл ютс разр дными входами модул тора пол ности, соединенные вторые входы расходами модул тора пол рности, а выходы - выходам модул тора пол рности . Регистры 7 и 8 можно выполнить на элементах 155ХЛ1, 155ТМ5, 155ТВМ 8 и др. Причем регистр 7 содержит вход параллельной записи и два входа синхронизации приема и формации, объединенные по ИЛИ, дл чего можно использовать, например, элемент 155ЛЛ1 (если примен ютс элементы 155ТМ5, 155ТМ8 и им подоб ные) . Элементы И 12 и 13 типа 155ЛАЗ. Элемент ИЛИ 13 содержит количес во входов на один больше по числу разр дов счетчика А и может быть вьтолнен на интегральных элементах 155ЛЕЗ, 155ЛР1, и др. Триггеры 14 и 15 типа 155ТМ, Триггер 14 содержит вход установки единичного сост ни , вход установки нулевого сост ни , D -вход и вход синхронизации установки и состо ни по D -входу. Вход триггера 15 объедин ет два входа:D -вход, соединенный с выходрм старшего разр да счетчика 4, и вход синхронизации установки сос то ни по D -входу, соединенный с младшими разр дом счетчика 4. Датчик случайных чисел 3 предназначен дл формировани случайных равномерно распределенных чисе Формируемый устройством процесс представл ет собой последов;ательность склеенных отрезков периодической . полигармонической функци ( базовой функции процесса) со слу чайными от отрезка к отрезку фазами . Базова функци представл ет собой сумму синусоид с частотами, кратными частоте первой (самой низкочастотной ) с определенными соотношени ми амплитуд и соотношени ми фаз, равными нулю или , что обес печивает центральную симметрию базо вой функции на йериоде ее повторейи .. Причем в точке симметрии и в точках, отсто щих от нее на интервалах , кратных половине периода повторени , базова функци равна нулю. Поэтому в блок 5 пам ти устройства записываетс только поло вина дискретных отсчетов периода базовой функгщи начина с отсчета равного нулю. При формировании процесса перва половина полигармонической функции формируетс последовательным рчитыванием информации из блока 5 пам ти в пр мом направлении , втора половина - путем реверсивного чтени с изменением знака (пол рности) на противоположный. Работу устройства представим как последовательность Щ1клов одинаковой длительности, на каждом из которых формируетс один отрезок реализации процесса, представл ющий собой отрезок полигармонической функции со случайной начальной фазой. Очередной цикл начинаетс вьфаботкой импульса на выходе делител 10 частоты, по которому триггер 14 устанавливаетс в случайное состо ние в соответствии с состо нием сигнала на выходе датчика 3 случайных чисел, счетчик 4 .устанавливаетс в случайное состо ние, в соответствии с кодом, поступающим с выхода датчика 3 случайных чиЬел, делитель 2 частоты устанавливаетс в случайное состо ние в соответствии с кодом с выхода датчика 3 случайных чисел. По импульсу с выхода делител частоты 10 принимаетс также новый код процесса в регистр 7 . Рассмотрим работу устройства при условии записи в регистр 8 кода, задающего коэффициент пересчета делителей 2 и 9 частоты равным единице . После установки в начале цикла счетчика /4 и триггера 14 в случайные состо ни из блока 5 пам ти по адресу , определ емому состо нием счетчика 4, считьшаетс код отсчета полигармонической функции, поступающий ерез модул тор 6 пол рности .на вход егистра 7. По следующему импульсу выхода делител 2 частоты код проесса принимаетс в регистр 7, сосо ние счетчика 4 измен етс на едиицу , чем подготавливаетс адрес тени следующего кода отсчета олигармонической функции из блока пам ти. Если триггер 14 в нулевом осто нии, коды с выхода блока па ти проход т через модул тор 6 ол рности без изменени ,импульсы с ыхода делител 2 частоты проход т ерез элемент И 11 на вход синхронизации суммировани счетчика 4. При этом состо ние счетчика 4 по каждому импульсу увеличиваетс , последовательность кодов полигармонической функции читаетс из блока s 5 пам ти в-Пр мом направлении и поступает без изменени на выход устройства. При единичном состо нии триггера импульсы с выхоца делител 2 частоты проход т через элемент О И 12 на вход синхронизации вычитани счетчика 4, по кавдому импульсу состо ние счетчика 4 уменьшаетс на единицу, последовательность кодов полигармонической функции читаетс 15 из блока 5 пам ти в обратном нацрав лении и поступает на выход устройства через модул тор 6 пол рности с инвертированием пол рности.The invention relates to the field of computer technology and can be used in the construction of computing and simulation equipment for solving problems of research and optimization of structurally complex systems, in creating automated test systems for vibration, acoustic, electrical and other influences. A device is known that contains a block of primary normal noise generators, a block of shaping filters, an adder and a nonlinear inertialer converter, which allows the formation of processes with an arbitrary given power spectral density in a fixed frequency range lj. The drawbacks of the device are the complexity of the technical implementation due to the multiple generators of primary normal noise and shaping filters, the limited frequency range and low accuracy of reproduction of a given function of the spectral power density. A device comprising a random number generator, a group of pulse generators, a group of counting flip-flops and a group of elements AND, a multi-input OR circuit, a memory register, an adder, a memory block, two counters, and a cyclic shift register 2 are known. The drawbacks of the device are low speed, since one count of the output process is formed by successively summing the totality of coefficients, the greater the greater the need for accuracy, the complexity of technical implementation when it is necessary to ensure high accuracy, since the device contains a large number of pulse generators and triggers and elements And, or lowness at low instrumental costs. The technical entity closest to this image is a random process generator comprising a pulse generator, a frequency divider, a random number sensor, a counter and a memory unit connected in series, the output of the memory unit being the output of the device, the second input of the counter connected to the output of the pulse generator The operation of the device can be represented as a sequence of cycles, on each of which, by sequential cyclic reading of information from the memory block starting from a random at the beginning of the address cycle, a segment of the process implementation is formed. The memory block records the period of the popharmonic function with certain ratios of harmonic amplitudes, with frequencies that are multiples of the frequency of the first (lowest frequency) harmonic function, the process being formed is a sequence of glued segments of a single polyharmonic function with random initial phases. The functions of the power spectral density of the process being formed are approximated by a composition of component functions (sin x / x) with an equal width of the main lobes shifted with a uniform step along the frequency axis, with weights proportional to the amplitudes of the harmonics recorded in the memory of the polyharmonic function. The disadvantage of this device is the low accuracy of reproduction of arbitrary given functions of the PSD, i.e. the number of component functions does not exceed N / 2 where N is the number of cells in the memory block. The purpose of the invention is to improve the accuracy of reproduction of arbitrary given functions of the power spectral density. The delivered circuit is achieved by the fact that in a random process generator, containing a pulse generator, the output of which is connected to the counting input of the first frequency divider and to the input Poll of the radiant numbers sensor, the first and second outputs of which are connected to the installation inputs of the first frequency splitter and the reversible counter, respectively, information output which is connected to the addressable VH9DOM of the memory block, two triggers, an AND element, a LI element, two frequency dividers, two memory registers and a polarity modulator, are introduced. The first input is connected to the output of the memory unit, the output of the first memory register is connected to the control inputs of the first and second frequency dividers, the output of the pulse generator is connected to the counting input of the second frequency divider, the output of which is connected to the counting input of the third frequency divider, output which is connected to the synchronizing input of the reversible counter, with the synchronizing input of the first D-trigger, with the first synchronization input. the second memory register and the synchronization input of the first frequency divider recording, the output of which is connected to the second synchronization input of the second memory register and the first inputs of the first and second And elements, the outputs of which are connected respectively to the summing AND subtracting inputs of the reversible counter, the overflow output of which connected to the single input of the first D-three hera, the D-input of which is connected to the third output of the random number sensor, the outputs of the first and last bits of the reversible counter of the yen connect with the synchronization input and D - input of the second 1) trigger, the single output of which is connected to the first input of the OR element, the remaining inputs of which start from the second to the last are connected to the outputs of all bits of the reversible counter, respectively, the output of the OR element is connected to zero input the first D-trigger of zero and single outputs of which are connected to the second inputs of the first and second elements, respectively, the single output of the first D-trigger of which is connected to the control input of the polarity modulator, the output of which connected to the information input of the second memory register, the output of which is the generator output. The drawing shows a block diagram of the device. The device contains a pulse generator 1, the first frequency divider 2, a random number sensor 3, a reversible counter 4, a memory block 5, a polarity modulator 6, the first 7 and second 8 memory registers, the second 9 and the third 10 frequency divider, the first 11 and the second 12 elements And, the element OR 13, the first 14 and the second 15 D triggers. Generator 1 can be performed on a 155AG1 chip; According to a typical 24 switching circuit, the frequency change required for tuning is carried out manually, however, to ensure high stability of the process formed by the device, it is desirable to use a crystal based on a crystal with a C11 direct frequency control. Frequency dividers 2 and 9 contain the inputs of the initial sequence, the inputs for controlling the conversion factor, the outputs of the divided sequence. Frequency divider 2 also contains a synchronization input for setting the initial state and an input for setting the code for the initial state. Frequency divider 10 contains the input of the initial pulse sequence and the output of the divided pulse sequence. Frequency dividers can be made on microcircuits 599 ХЛ4 (according to a typical switching circuit). The reversible counter 4 (of type .155IE7) contains the input of the initial state code, the synchronization input of the initial state setting, the synchronization inputs of summation and subtraction, the output of the status code, and the output of overflow upon summation. Memory block 5 contains an address input and information output. If the device is intended to form processes with a fixed set of spectral density, power functions, memory block 5 can be performed on elements of a fixed memory, for example, 155REZ, 565PT4, 566PT5, etc. If the device is intended to form processes with an arbitrary power spectral density function, it is necessary to use elements of RAM, for example, 155RU2, 188RU2, 541RU2idr. The specific implementation of the polarity modulator 6 depends on the method of encoding the information recorded in the memory block 5. If the classic representation in direct codes is used, the polarity modulator consists of one two-input element EXCLUSIVE OR, for example, 155LP, included in the sign bit chain. When using information in inverse codes, the modulator polarity consists of the group of two-input elements EXCLUSIVE ORI first the inputs of which are the bit inputs of the field modulator, the connected second inputs are the polarity modulator expenses, and the outputs are the outputs of the polarity modulator. Registers 7 and 8 can be performed on elements 155XL1, 155TM5, 155TVM 8, etc. Moreover, register 7 contains a parallel recording input and two inputs for synchronization of reception and formation, combined by OR, for which you can use, for example, the element 155LL1 155TM5, 155TM8 and the like). Elements And 12 and 13 type 155 LAZ. The OR element 13 contains a number of inputs one more in the number of bits of counter A and can be executed on integral elements 155LAH, 155LR1, etc. The trigger type 14 and 15 are type 155TM. The trigger 14 contains the unit setting input nor, the D input and the synchronization input of the installation and the D input state. Trigger input 15 combines two inputs: D-input connected to the high-order output of counter 4, and a clock input setting on the D-input connected to the lower-order discharge of counter 4. Random number sensor 3 is designed to form random evenly distributed by number The process formed by a device is a sequence of glued periodic segments. polyharmonic function (the base function of the process) with random phases from segment to segment. The base function is the sum of sinusoids with frequencies that are multiples of the first (lowest frequency) frequency with certain amplitude ratios and phase ratios equal to zero or, which ensures the central symmetry of the base function on its iriode and its repetition. At the symmetry point and at points spaced from it at intervals that are multiples of half the repetition period, the base function is zero. Therefore, in the device memory block 5, only half of the discrete samples of the period of the basic function are recorded, starting with a count of zero. During the formation of the process, the first half of the polyharmonic function is formed by successively reading information from memory block 5 in the forward direction, the second half by reversing reading with a change of sign (polarity) to the opposite. The operation of the device is represented as a sequence of equal durations, each of which forms one segment of the process implementation, which is a segment of a polyharmonic function with a random initial phase. The next cycle starts with a pulse at the output of the frequency divider 10, in which the trigger 14 is set to a random state in accordance with the state of the signal at the output of the sensor 3 random numbers, the counter 4 is set to a random state, in accordance with the code from the output sensor 3 random numbers, frequency divider 2 is set to a random state in accordance with the code from the sensor output 3 random numbers. The pulse from the output of frequency divider 10 also receives the new process code in register 7. Consider the operation of the device under the condition of entry in the register 8 of the code that sets the conversion factor of the dividers 2 and 9 frequency equal to one. After installing at the beginning of the cycle, the counter / 4 and the trigger 14 into random states from the memory block 5 at the address determined by the state of the counter 4, the count code of the polyharmonic function received by the polarity modulator 6 on the register 7. is counted. the next pulse of the output of the frequency divider 2 is taken by the process code in register 7, the counter of the counter 4 is changed to unity, which prepares the address of the shadow of the next reference code of the oligarmonic function from the memory block. If the trigger 14 is at zero, the codes from the output of the patch unit pass through the 6 polarity modulator unchanged, the pulses from the output of the frequency divider 2 pass through the element 11 to the synchronization input of the counter 4. At this state of the counter 4 for each pulse, the sequence of codes of the polyharmonic function is read from the memory block s 5 in the forward direction and is fed without change to the output of the device. In the case of a single state of the trigger, pulses from the output of the splitter 2 frequency pass through the OI 12 element to the synchronization input of the subtraction of counter 4, after a potential pulse the state of counter 4 decreases by one, the sequence of codes of the polyharmonic function reads 15 from memory block 5 and enters the output of the device through the polarity modulator 6 with polarity inverting.
Чтение пам ти в пр мом направле- 20 НИИ идет до тех пор, пока счетчик не достигает максимального состо ни , после чего с поступлением следующего импульса на вход суммировани счетчик 4 переходит в нулевое 25 состо ние и на его выходе вьфабатываетс импульс переполнени , по которому триггер 14 устанавливаетс в единичное состо ние.The memory is read in the forward direction of the 20 research institutes until the counter reaches the maximum state, after which, with the arrival of the next pulse at the summing input, the counter 4 goes into the zero 25 state and at its output an overflow pulse occurs. trigger 14 is set to one.
Так как D -вход триггера 15 сое- 0 динен со старшим разр дом счетчика 4, а вход синхронизации установки состо ни поD-входу соединен с младшим разр дом счетчика 4, фронтом сигнала на выходе синхронизации триг-35 гера 15 при наличии единицы в старшем разр де счетчика 4 триггер 15 устанавливаетс в единичное состо ние. Поэтому после перехода счетчика 4 в режиме пр мого счета из состо ни 40 всех единиц в нулевое состо ние триггер 15 всегда находитс в единичном состо нии, обусловливающем выра- ботку сигнала логической единиць на выходе элемента ИЛИ 13. Единичное 45 состо ние триггера 14 запрещает прохождение импульсов через элемент И 11 на вход суммировани счетчика 4 и разрешает прохождение импульсов через элемент И 12 на вход вычита- 50 ни. При этом следующим импульсом с выхода делител 2 частоты счетчик 4 переводитс обратно в максимальное состо ние. Так как импульсы делител 2 частоты не поступают на вход 55 суммировани счетчика 4,;При максимальном состо нии счетчика 4 импульс переполнени на его выходе не вырабатываетс , с каждым последую1цим импульсом с выхода делител 2 частоты состо ние счетчика 4 уменьшаетс . При переходе от пр мого чтени базовой функции к реверсивному счетчик проходит нулевое состо ние,на выход устройства поступает код из последней чейки пам ти 5, затем из нулевой и оп ть из последней, но с противоположной пол рностью. Поскольку базова функци равна нулю в точках, кратных половине периода повторени , и в нулевую чейку записываетс код отсчета, равный нулю (центр симметрии ) , указанный переход счетчика 4 через нуль необходим дл нормального формировани второй половины периода базовой функции. К моменту достижени счетчиком 4 в режиме обратного счета нулевого состо ни в триггер 15 принимаетс состо ние логического нул с выхода старшего разр да счетчика 4 по фронту сигнала, поступаю щему на вход синхронизации установки состо ни триггера 15 с младшего разр да счетчика 4. При этом при достижении счетчиком 4 нулевого состо ни на всех входах элемента ИЛИ 13 сигналы логического нул . Вырабатываемым на выходе элемента ИЛИ 13 сигналом нул триггер 14 устанавливаетс в нулевое состо ние, переключающее счетчик 4 в режим пр мого чтени .Since the D-input of the trigger 15 is connected to the highest bit of counter 4, and the synchronization input of the installation of the state to the D-input is connected to the low bit of counter 4, the signal front at the synchronization output of trigger-35 is 15 The discharge of counter 4 trigger 15 is set to one. Therefore, after the transfer of counter 4 in the direct counting mode from the state of 40 all units to the zero state, the trigger 15 is always in the one state, which causes the generation of a logical unit signal at the output of the OR 13 unit. The single 45 state of the trigger 14 prohibits the passage pulses through the element And 11 to the input of the summation of the counter 4 and allows the passage of pulses through the element And 12 to the input of the subtraction. In this case, the next pulse from the output of the splitter 2 frequency counter 4 is transferred back to the maximum state. Since the divider 2 pulses do not arrive at the summing input 55 of the counter 4,; At the maximum state of the counter 4, no overflow pulse is generated at its output, with each successive pulse from the output of the divider 2 frequency, the state of the counter 4 decreases. During the transition from direct reading of the base function to the reversible counter, the zero state passes, the device receives the code from the last memory location 5, then from zero and again from the last, but with opposite polarity. Since the base function is zero at points multiple of half the repetition period, and a zero code (center of symmetry) is written to the zero cell, the indicated zero crossing of the counter 4 is necessary for the normal formation of the second half of the base function period. By the time when the counter 4 reaches zero state, the trigger 15 receives the logical zero state from the high bit output of counter 4 on the signal front, which is fed to the synchronization input of the trigger state setting 15 from the low bit of the counter 4. when the counter reaches 4 the zero state at all inputs of the element OR 13, the signals are logical zero. The zero signal produced by the output of the element OR 13 is set to the zero state, switching the counter 4 to the direct reading mode.
Вход синхронизации записи триггера 15 можно также подключить и к выходу делител 2 частоты, при этом триггер 15 будет повтор ть состо ни старшего разр да счетчика 4 с задержкой на один такт.The trigger recording input of trigger 15 can also be connected to the output of the splitter 2 frequency, while trigger 15 will repeat the state of the high bit of counter 4 with a delay of one clock cycle.
Таким образом, на каждом цикле произЕ здитс последовательное периодическое чтение кодов отсчетов базовой функции с автоматическим переключением из режима пр мого чтени в реверсивный и наоборот начина со случайного в начале цикла адреса и направлени чтени . Причем задание от цикла к циклу случайного равноверо тного начального состо ни счетчика 4 и триггера 14 обеспечивает задание случайных равномерно распределенных на периоде повторе- , ни базовой функции начальных фаз отрезкой реализации с точностью до дискретного отсчета базовой функции. Количество дискретных отсчетов выходного процесса, формируемое на каждом 9 цикле, определ етс коэффициентом п ресчета делител 10 частоты. При задании коэффициента пересче та делителей частоты 2 и 9 равным g 2 обеспечиваетс задание дополнительно g равноверо тных значений фазы на длительности одного периода дискретизации формируемого процесса Импульсом с выхода делител 10 частоты делитель 2 частоты (его сч чик) устанавливаетс в равномерное в диапазоне 0-g состо ние, причем и мпульсом с выхода делител частоты принимаетс также новый код в регистр 7. Вследствие установки делител частоты 2 в случайное состо ни длительность первого с начала цикл интервала следовани импульса на выходе делител 2 и, следовательно, длительность первого интервала дискретизации формируемого процесса буде случайной, равномерно распределенно в интервале O-g-дТ, где , - длительность периода следовани импульсов генератора Т. Период следовани последующих импульсов на выход делител частоты до конца цикла посто нен и равен лТ. Длительность последнего интервала равна дополнению длительности первого до величиНЬ1 U Т. Таким образом, с помощью делителей частоты 2 и 9 обеспечиваетс дополнительна модул ци положени отрезка реализации, т.е. задание до полнительного количества дискретных состо ний фазы. Возможность управлени количеством дополнительных состо ний фазы расомр ет функциональные возможности генератора случайньк процессов при использовани его дл формировани случайных элект рических процессов в реальном масшта бе времени. Функци спектральной плотности мощности процесса, формируемого пред ложенным устройством определ етс соотношением где А - амплитуда k-й гармоничес кой функции, вход щей в б зовую функцию процесса 22 к. - количество отсчетов отрезка реализации процесса (коэффициент -пересчета делител 10 частоты; &Т - длительность периода дискретизации формируемого процесса; С13,г21|((НдТ)- частота первой (самой низкочастотной) гармонической , вход щей в базовую функцию; N - количество чеек блока 5 пам ти. Величину N целесообразно выбирать равной целой степени двойки, так как во-первых, интегральные элементы пам ти имеют емкость, равную целой степени двойки, .во вторых, дл вычислени базовой полигармонической функции можно успешно примен ть эффективные алгоритмы быстрого преобрд.зовани Фурье. Поскольку в дискретном представлении дл задани синуса по теореме Котельникова необходимо минимум две точки на период, в блок пам ти устройствапрототипа можно записать период полигармонической функции с количеством гармоник кратной частоты не более N/2, при этом функци спект ральной плотности мощности задаетс количеством компонентных функвдгй М N/2, а в предло5йенном устройстве вследствие использовани симметрировани М 4 N. Таким образом, при сохранении высокого быстродействи , предложенное устройство по сравнению с прототипом йри равенстве емкости блоков пам ти обоих устройств позвол ет задание Требуемой функции спектральной плотности мощности в два раза больщим количеством компонентных функций, что значительно повышает точность задани произвольных требуемых функций спектральной плотности мощности. При обеспечении одинаковой точности предложенное устройство требует в два раза меньше информации настройки, при этом сокращаетс врем настройки, что особенно существенно при использовании устройства в составе автоматизированных испытательных систем. По сравнению с генератором случайных процессов установки СУВ У-ШСВЗ, позвол ющим формирование случайного процесса с произвольной 11 функцией спектральной плотности мощности в диапазоне частот 5 + + 2000 Гц предложенное устройство позвол ет формирование случайных процессов в значительно более широком диапазоне (от долей герц до нескольких мегагерц), простую перестройку частотного диапазона путем изненени частоты генератора импульсов (без изменени формы функции спектральной, плотности мощности) . В отличие от генератора случайных процессов установки СУВ У-ШСВЗ предложенное устройство позвол ет не только формирование случайных, но и регул рных процессов, дл чего необходимо запретить работу датчика случайных чисел, остановив, например его синхронизацию. Изгс(товленное на базе предложенного изобретени специализированное вычислительное устройство формировани электрических случайных и регул рных процессо с управл емыми спектральными характеристиками отличаетс от генератора случайных процессов установки СУВ У-ШСВЗ приблизительно в 10 раз мень шими габаритами и весом. В качестве базового образца вз та ЭВМ СМ-1800 вариант СМ 50/40, в состав которой входит устройство св зи с объектом. Использу алгоритм функ 2 ционировани предложенного устройства , с помощью данной ЭВМ можно формировать псевдослучайный процесс со структурой, аналогичной структуре процесса, формируемого предложенным устройством. Причем оба варианта обеспечивают потенциально одинаковую точность формировани процессов. Однако процесс формируемый, с помощью ЭВМ, вл етс псевдослучайным и имеет период повторени , при решении задач исследовани сложных объектов применение псевдослучайных процессов в р де случаев недопустимо. Анализ времени выполнени операгщй ЭВМ СМ-1800 показывает, что быстродействие данной ЭВМ при формировании псев-. дослучайных процессов в 40-50 раз j; меньше быстродействи предложенного устройства, выполненного на инте- -.,. гральных схемах ТТЛ серий. Стой- мость базоврго образца 50 тыс.руб. Стоимость изготовленного на базе предложенного изобретени устройства формировани электрических процессов с управл емыми спектральньп и характеристиками, ориентированного ,.. на использование в составе; автоматизированных систем испытаний, 3,9 тыс. руб. Причем данное устройство отличаетс от ЭФМСМ № 1800 приблизительно в 15 раз меньшими эксплуатационными затратами.Thus, on each of these, a periodic periodic reading of the sample codes of the basic function is performed with automatic switching from direct reading to reversing mode and vice versa starting with a random address and reading direction at the beginning of the cycle. Moreover, the assignment from cycle to cycle of a random equally equal initial state of counter 4 and trigger 14 ensures that the initial phases are randomly distributed evenly on the repetition or base function of the initial phases by the implementation segment with an accuracy of a discrete count of the base function. The number of discrete samples of the output process, formed on each 9 cycle, is determined by the coefficient n of the recalculation of the frequency divider 10. When setting the recalculation factor of frequency dividers 2 and 9 to g 2, it is ensured that the additional g values are equal in phase to the duration of one sampling period of the process being formed. The impulse from the output of frequency divider 10 divider 2 frequencies (its counter) is set to uniform in the range 0-g state, and the pulse from the output of the frequency divider also accepts a new code in register 7. Due to the installation of frequency divider 2 in a random state, the duration of the first from the beginning cycle of the pulse interval at the output of divider 2 and, consequently, the duration of the first sampling interval of the formed process will be random, uniformly distributed in the interval Og-dT, where, is the duration of the generator pulse T. The period of subsequent pulses at the output of the frequency divider until the end of the cycle is constant and equal to lt The duration of the last interval is equal to the addition of the duration of the first to a magnitude of U U. Thus, using frequency dividers 2 and 9, an additional modulation of the position of the realization segment, i.e. setting an additional number of discrete phase states. The ability to control the number of additional phase states resolves the functionality of a random process generator when it is used to generate random electrical processes in real time. The function of the spectral power density of the process formed by the proposed device is determined by the relation where A is the amplitude of the kth harmonic function included in the basic process function 22 K. is the number of samples of the process implementation segment (recalculation factor of frequency divider 10; & T is the duration of the sampling period of the process being formed; C13, r21 | ((NdT) is the frequency of the first (lowest frequency) harmonic entering the base function; N is the number of cells of the memory block 5. It is advisable to choose N and two, because first, the integral memory elements have a capacity equal to an integer power of two, and second, efficient algorithms of fast Fourier transform can be successfully applied to calculate the basic polyharmonic function. Kotelnikov's theorem requires at least two points per period, a period of a polyharmonic function with the number of harmonics of a multiple frequency of not more than N / 2 can be recorded in the device prototype memory block, while the spectral density function is m In the proposed device due to the use of M 4 N. symmetry. Thus, while maintaining high speed, the proposed device, compared with the prototype, ensures that the capacity of the memory blocks of both devices is equal to power by a large number of component functions, which significantly improves the accuracy of setting arbitrary required functions of the power spectral density. While ensuring the same accuracy, the proposed device requires two times less setup information, while reducing setup time, which is especially significant when using the device as part of automated testing systems. Compared to the random process generator of the SU-U-ShSVZ installation, which allows the formation of a random process with an arbitrary 11 functions of the power spectral density in the frequency range 5 + + 2000 Hz, the proposed device allows the formation of random processes in a much wider range (from fractions of a hertz to several megahertz), a simple reorganization of the frequency range by changing the frequency of the pulse generator (without changing the shape of the spectral function, power density). In contrast to the random process generator of the installation of the CCS U-ShSVZ, the proposed device allows not only the formation of random, but also regular processes, for which it is necessary to prohibit the operation of the random number sensor, stopping, for example, its synchronization. IGM (a specialized computational device based on the proposed invention that forms electrical random and regular processes with controlled spectral characteristics differs from the random process generator of the CWS U-ShSVZ installation by approximately 10 times smaller in size and weight. The CM computer was used as a basic sample -1800 version of the CM 50/40, which includes a communication device with the object. Using the algorithm of the function 2 of the proposed device, this computer can be used to form A random random process with a structure similar to the structure of the proposed device, both of which provide potentially identical accuracy of process formation. However, a computer-generated process is pseudo-random and has a repetition period for solving complex objects using pseudo-random processes. de cases are unacceptable. The analysis of the execution time of operatives of the CM-1800 computer shows that the speed of this computer during the formation of a pseudo-. before random processes 40-50 times j; less speed of the proposed device, performed on inte- -.,. Graft circuits TTL series. The cost of the base sample is 50 thousand rubles. The cost of the device based on the proposed invention for the formation of electrical processes with controlled spectral and characteristics oriented ... for use in the composition; automated test systems, 3.9 thousand rubles. Moreover, this device differs from EFMSM No. 1800 by approximately 15 times lower operating costs.