SU1095242A1

SU1095242A1 - Device for searching and checking page address for bubble memory

Info

Publication number: SU1095242A1
Application number: SU833587126A
Authority: SU
Inventors: Александр Михайлович Иванов; Михаил Александрович Иванов; Владислав Иванович Косов; Анатолий Иванович Савельев
Original assignee: Московский Ордена Трудового Красного Знамени Текстильный Институт Им.А.Н.Косыгина
Priority date: 1983-04-26
Filing date: 1983-04-26
Publication date: 1984-05-30

Abstract

УСТРОЙСТВО ПОИСКА И КОНТРОЛЯ АДРЕСА СТРАНИЦЫ ДЛЯ ДОМЕННОЙ ПАМЯТИ, содержащее регистр адреса, блок сравнени , счетчик, дешифратор , блок индикации, шину управл ющих сигналов и кодовую щину, отличающеес тем, что, с целью расширени области применени устройства путем фиксации адреса текущей, поиска и фиксации адреса требуемой страницы в асинхронном и синхронном режимах работы, оно содержит семь элементов И, два элемента ИЛИ, триггер, группу элементов И, причем первый, второй и третий входы первого элемента И подключены к шине управл ющих сигналов, а четвертый вход - к первому выходу триггера, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй и третий входы которого подключены к шине управл ющих сигналов, а выход первого элемента ИЛИ соединен с первым входом счетчика и первым входом второго элемента И, второй вход которого соединен с первым выходом триггера, а выход второго элемента И подключен к первому входу триггера, второй вход которого соединен с выходом третьего элемента И, первый вход которого .подключен к второму выходу триггера, второй вход подключен к выходу четвертого элемента И, первый вход которого соединен с выходом дешифратора, входы которого подключены к информационным выходам счетчика, второй, третий и-четвертый входы четвертого элемента И подклк)чены к шине управл юших сигналов, первый вход п того элемента И подключен к второму выходу триггера, второй, третий и четвертый входы п того элемента И подключены к шине управл ющих сигналов, а выход п того элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соеди (Л нен с выходом шестого элемента И, первый и второй входы которого подключены к щине управл ющих сигналов, выход второго элемента ИЛИ соединен со счетным входом счетчика, управл ющий вход которого подS ключен к выходу седьмого элемента И, первый , второй, третий и четвертый входы которого соединены с шиной управл ющих сигналов , информационные входы счетчика подСО ел ключены к выходам элементов И группы, информационные входы которых соединены ю с кодовой шиной, а управл ющий вход - с шиной управл ющих сигналов, информаtsD ционные выходы счетчика подключены к блоку индикации и входам первой группы блока сравнени ,, входы второй группы которого соединены с выходами адресного регистра , входы которого подключены к кодовой шине, выход блока сравнени соединен с шиной управл ющих сигналов.SEARCH AND CONTROL DEVICE OF ADDRESS OF PAGE FOR DOMAIN MEMORY, containing address register, comparison unit, counter, decoder, display unit, control signal bus and code chip, in order to expand the field of application of the device by fixing the current address, search and fixing the address of the required page in asynchronous and synchronous modes of operation, it contains seven elements AND, two elements OR, a trigger, a group of elements AND, the first, second and third inputs of the first element AND are connected to the control bus the fourth input is connected to the first input of the first OR element, the second and third inputs of which are connected to the control signal bus, and the output of the first OR element is connected to the first input of the counter and the first input of the second element And, the second input of which is connected to the first output of the trigger, and the output of the second element And is connected to the first input of the trigger, the second input of which is connected to the output of the third element And, the first input of which is connected to the second output trigger a, the second input is connected to the output of the fourth element And, the first input of which is connected to the output of the decoder, the inputs of which are connected to the information outputs of the counter, the second, third and fourth inputs of the fourth element And are connected to the control signal bus, the first input of the element AND is connected to the second output of the trigger, the second, third and fourth inputs of the fifth element AND are connected to the control signal bus, and the output of the fifth element AND is connected to the first input of the second OR element, the second input of which is connected (L The sixth element And, the first and second inputs of which are connected to the control signal terminal, the output of the second element OR is connected to the counter input of the counter, the control input of which is connected to the output of the seventh element And, the first, second, third and fourth inputs of which are connected to the control signal bus, the information inputs of the counter are connected to the outputs of the elements AND groups, whose information inputs are connected to the code bus, and the control input - to the control signal bus, information outputs of the counter Connected to the display unit and the inputs of the first group of the comparison unit, the inputs of the second group of which are connected to the outputs of the address register, the inputs of which are connected to the code bus, the output of the comparison unit is connected to the control signal bus.

Description

Изобретение относитс к вычислительной технике и может быть использовано в цифровых вычислительных машинах и устройствах автоматики.The invention relates to computing and can be used in digital computers and automation devices.

Известно устройство поиска и контрол адреса, содержащее регистр адреса, блок сравнени , дешифраторы и дополнительные регистры дл осуществлени контрол правильности адреса 1.A device for searching and controlling an address is known, which contains an address register, a comparison block, decoders, and additional registers for monitoring the correctness of address 1.

Недостатком этого устройства вл етс невозможность использовани его дл поиска адреса текущей страницы и поиска адреса требуемой страницы дл доменного запоминающего устройства.A disadvantage of this device is the inability to use it to search for the address of the current page and search for the address of the desired page for the domain storage device.

Наиболее близким к изобретению вл етс устройство поиска и контрол адреса, содержащее регистр адреса, блок сравнени , счетчик синхроимпульсов и блок местного управлени . Поиск места дл записи или считывани информации выполн етс с помощью вспомогательной информации, котора заранее наноситс на поверхность магнитного барабана. Обычно к этой информации относ тс маркерный импульс (маркер ) и синхроимпульсы. Маркерный импульс служит дл установлени начала отсчета синхроимпульсов, представл ющих собой последовательность импульсов, число которых равно числу строк на поверхности барабана . На образующей барабана, таким образом , размещаютс маркерный знак, синхрознак и п-разр дное слово. Нанесение этих знаков дл получени маркерного импульса и синхроимпульсов производитс заранее специальной схемой разметки по сигналу разметки , поступающему с пульта контрол и управлени .Closest to the invention is an address search and control device comprising an address register, a comparison unit, a clock counter and a local control unit. The search for a place to record or read information is performed using auxiliary information that is pre-applied to the surface of the magnetic drum. Typically, this information includes a marker pulse (marker) and sync pulses. The marker pulse is used to establish the origin of the clock pulses, which are a sequence of pulses, the number of which is equal to the number of rows on the surface of the drum. On the drum generator, therefore, a marker, a sync signal and an n-bit word are placed. The application of these signs to obtain a marker pulse and sync pulses is made in advance by a special marking scheme according to the marking signal received from the monitoring and control panel.

Адресна часть накопител содержит регистр адреса, блок сравнени и счетчик синхроимпульсов . Счетчик синхроимпульсов устанавливаетс в исходное состо ние маркерным импульсом, поступающим один раз за оборот барабана, и ведет подсчет синхроимпульсов , фиксиру номер образующей барабана, наход щейс в данньш момент перед магнитными головками. В тот момент, когда код счетчика синхроимпульсов совпадает с содержимым регистра адреса, блоком сравнени вырабатываетс сигнал, поступающий на блок местного управлени . Блок местного управлени выраба.тывает сигналы разрешени записи или разрещени считывани в зависимости от того, какой управл ющий сигнал действует на его входах. Блок местного управлени вырабатывает также синхронизирующий сигнал, поступающий вовне и свидетельствующий о том, что поиск нужного адреса в. накопителе заверщен 2.The address part of the accumulator contains the address register, the comparison unit and the clock counter. The sync pulse counter is reset to the initial state by a marker pulse, which arrives once per drum revolution, and counts the sync pulses, fixing the number of the drum generator that is currently in front of the magnetic heads. At that moment when the clock counter code coincides with the contents of the address register, the comparison unit generates a signal to the local control unit. The local control unit generates the write enable or read permit signals depending on which control signal acts on its inputs. The local control unit also generates a synchronizing signal, which comes in from the outside and indicates that the search for the desired address is in. drive completed 2.

Недостатком этого устройства поиска и контрол адреса вл етс невозможность использовани его при поиске адреса страницы в доменном запоминающем устройстве приA disadvantage of this device for searching and controlling an address is that it cannot be used when searching for the address of a page in a domain memory device when

использовании дл адресации страниц не маркера и синхроимпульсов, а соответствующих кодовых комбинаций, позвол ющих производить поиск нужного адреса не подсчетом синхроимпульсов, а непосредственно по адресу, записанному в странице.using for addressing pages not a marker and sync pulses, but corresponding code combinations that allow searching for the desired address not by counting sync pulses, but directly at the address written in the page.

Целью изобретени вл етс расщирение области применени устройства поиска и контрол адреса страницы дл доменной пам ти путем фиксации адреса текущей, поиска и фиксации адреса требуемой страницы в асинхронном и синхронном режимах работы .The aim of the invention is to expand the scope of the device for searching and controlling the page address for the domain memory by fixing the current address, searching and fixing the address of the required page in asynchronous and synchronous modes of operation.

Поставленна цель достигаетс тем, что устройство поиска и контрол адреса страницы дл доменной пам ти, содержащее регистр адреса, блок сравнени , счетчик, дешифратор, блок индикации, щйну управл ющих сигналов и кодовую шину, содержит также семь элементов И, два элемента ИЛИ, триггер, группу элементов И, причем первый , второй и третий входы первого элемента И подключены к шине управл ющих сигналов , а четвертый вход - к первому выходу триггера, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй и третий входы которого подключены к шине управл ющих сигналов, а выход первого элемента ИЛИ соединен с первым входом счетчика и первым входом второго элемента И, второй вход которого соединен с первым выходом триггера, а выход второго элемента И подключен к первому входу триггера , второй вход которого соединен с выходом третьего элемента И, первый вход которого , подключен ко второму выходу триггера , второй вход подключен к выходу четвертого элемента И, первый вход которого соединен с выходом дешифратора, входы которого подключены к информационным выходам счетчика, второй, третий и четвертый входы четвертого элемента И подключены к щине управл ющих сигналов, первый вход п того элемента И подключен ко второму выходу триггера, второй, третий и четвертый входы п того элемента И подключены к щине управл ющих сигналов, а выход п того элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом щестого элемента И, первый и второй входы которого подключены к шине управл ющих сигналов, выход второго элемента ИЛИ соединен со счетным входом счетчика, управл ющий вход которого подключен к выходу седьмого элемента И, первый, второй, .третий и четвертый входы которого соединены с шиной управл ющих сигналов, информационные входы счетчика подключены к выходам элементов И группы, информационные входы которых соединены с кодовой щиной, а управл ющий вход - с щиной управл ющих сигналов, информационные выходы счетчика подключены к блоку индикации и входам первой группы блока сравнени , входы второй группы которого соединены с выходами адресного регистра, входы которого подключены к. кодовой шине, выход блока сравнени соединен с шиной управл юш,их сигналов.The goal is achieved by the fact that the device for searching and controlling the page address for the domain memory, containing the address register, the comparison unit, the counter, the decoder, the display unit, the control signal line, and the code bus, also contains seven AND elements, two OR elements, and a trigger , a group of elements AND, the first, second and third inputs of the first element AND are connected to the control signal bus, and the fourth input to the first output of the trigger, the output of the first element AND is connected to the first input of the first element OR, the second and third inputs to connected to the control signal bus, and the output of the first element OR is connected to the first input of the counter and the first input of the second element I, the second input of which is connected to the first output of the trigger, and the output of the second element I connected to the first input of the trigger, the second input of which is connected to the output of the third element And, the first input of which is connected to the second output of the trigger, the second input is connected to the output of the fourth element And, the first input of which is connected to the output of the decoder, the inputs of which are connected to the information The outputs of the counter, the second, third and fourth inputs of the fourth element And are connected to the control signal terminal, the first input of the fifth element And are connected to the second output of the trigger, the second, third and fourth inputs of the fifth element And are connected to the control signal terminal, and the output The fifth element AND is connected to the first input of the second element OR, the second input of which is connected to the output of the common element AND, the first and second inputs of which are connected to the control signal bus, the output of the second element OR is connected to the counting input of the counter. The main input is connected to the output of the seventh element I, the first, second, third and fourth inputs of which are connected to the control signal bus, the information inputs of the counter are connected to the outputs of elements AND of the group, the information inputs of which are connected to code, and the control input - with a thickness of control signals, the information outputs of the counter are connected to the display unit and the inputs of the first group of the comparison unit, the inputs of the second group of which are connected to the outputs of the address register, the inputs of which are connected to the code bus comparing unit output is connected to a control bus S., their signals.

На чертеже представлена блок-схема устройства поиска и контрол адреса страницы дл доменного запоминающего устройства . The drawing shows a block diagram of a device for searching and monitoring a page address for a domain storage device.

Устройство поиска и контрол адреса страницы дл доменной пам ти содержит регистр адреса 1, блок сравнени 2, счетчик 3, дешифратор 4, блок индикации 5, шину 7, элементы И 8-14, элементы ИЛИ 15 , 16, триггер 17, группу элементов И 18. Первый вход первого элемента И 8 подключен к шине управл ющих сигналов 6, с которой поступает сигнал добавлени «1 из контроллера (на чертеже не показан), второй вход первого элемента И 8 подключен к шине управл юших сигналов 6, с которой поступает сигнал неравенства содержимого адресного регистра 1 содержимому счетчика 3, третий вход первого элемента И 8 подключен к шине управл ющих сигналов 6, с которой поступает импульс соответствующей метки времени, четвертый вход первого элемента И 8 подключен к первому выходу триггера 17 установа «О, с которого снимаетс потенциал разрешени установа «О счетчика 3. Выход первого элемента И 8 соединен с первым входом первого элемента ИЛИ 15, второй вход которого подключен к щине управл ющих сигналов 6, с которой поступает асинхронный сигнал установа «О с пульта контрол и управлени (на чертеже не показан ), а третий вход первого элемента ИЛИ 15 подключен к шине управл ющих сигналов 6, с которой снимаетс синхронный сигнал установа «О, вырабатываемый контроллером .The device for searching and controlling the page address for the domain memory contains the address register 1, the comparison unit 2, the counter 3, the decoder 4, the display unit 5, the bus 7, the elements AND 8-14, the elements OR 15, 16, the trigger 17, the group of elements AND 18. The first input of the first element And 8 is connected to the control signal bus 6, which receives the addition signal "1 from the controller (not shown), the second input of the first element And 8 is connected to the control bus 6, which receives the signal the inequality of the contents of the address register 1 the contents of the counter 3, t This input of the first element AND 8 is connected to the control signal bus 6, from which a pulse of the corresponding time stamp arrives, the fourth input of the first element AND 8 is connected to the first output of the trigger 17 of the setting "O, from which the potential of the resolution of setting the" O of counter 3 is removed. The first element AND 8 is connected to the first input of the first element OR 15, the second input of which is connected to the control signal terminal 6, which receives the asynchronous signal setting "O from the monitoring and control panel (not shown), and the third input Vågå OR gate 15 is connected to the bus control signals 6 from which is removed the synchronous signal set "O produced by the controller.

Выход первого элемента ИЛИ 15 соединен с первым входом счетчика 3 и первым входом второго элемента И 9, второй вход которого соединен с первым выходом триггера 17. установа «О. Выход второго элемента И 9 подключен к входу установа «О триггера 17, вход установа «1 которого подключен к выходу третьего элемента И 10, первый вход которого подключен ко второму выходу триггера 17, а его второй вход - к выходу .четвертого элемента И 11. Первый вход четвертого элемента И 11 соединен с выходом дешифратора 4, входы которого подключены к информационным выходам счетчика 3, второй вход четвертого элемента И 11 подключен к шине управл ющих сигналов 6 (метка времени, поступающа из контроллера), третий его вход - к шине управл юших сигналов 6, с которой поступает сигнал неравенства содержимого адресного регистра 1 содержимому счетчика 3, четвертый его вход - к шине управл ющих сигналов 6, с которой поступает из контроллера сигнал добавлени «1 в счетчик 3 страниц.The output of the first element OR 15 is connected to the first input of the counter 3 and the first input of the second element AND 9, the second input of which is connected to the first output of the trigger 17. The setting “O” The output of the second element And 9 is connected to the input of the setting “On the trigger 17, the input setting” 1 of which is connected to the output of the third element And 10, the first input of which is connected to the second output of the trigger 17, and its second input to the output of the fourth element I 11. The first input of the fourth element I 11 is connected to the output of the decoder 4, whose inputs are connected to the information outputs of counter 3, the second input of the fourth element 11 and 11 is connected to the control signal bus 6 (the time stamp received from the controller), its third input is connected to the control bus Yushi signal 6, which receives a signal inequality contents of address register 1, the content of the counter 3, the fourth of its input - to the bus control signals 6, which is supplied from the controller signal adding "1 in 3 pages counter.

Первый вход п того элемента И 12 подключен ко второму выходу триггера 17, его второй вход - к щине управл ющих сигналов 6, с которой поступает импульс соответствующей метки времени, его третий вход - к щине управл ющих сигналов 6, с которой поступает из контроллера потенциал разрешени добавлени «1 в счеТчик 3, его четвертый выход - к щине управл ющих сигналов 6, с которой поступает из контроллера сигнал неравенства содержимого адресного регистра 1 содержимому счетчика 3, разрещающнй прибавить «1 к содержимому счетчика 3 страниц.The first input of the fifth element I 12 is connected to the second output of the trigger 17, its second input to the control signal terminal 6, from which a pulse of the corresponding time stamp arrives, its third input to the control signal terminal 6, from which the potential controller enters permitting the addition of "1 to counter 3, its fourth output to the control signal terminal 6, from which the controller sends an inequality signal to the contents of address register 1 to the contents of counter 3, allowing to add" 1 to the contents of the counter to 3 pages.

Выход п того элемента И 12 подключен к первому входу второго элемента ИЛИ 16, второй вход которого соединен с выходом шестого элемента И 13. Первый вход шестого элемента И 13 соединен с шиной управл ющих сигналов 6, с которой поступает из контроллера импульс соответствующий метки времени, а второй его вход соединен с шиной управл ющих сигналов 6, с которой поступает потенциал разрещени добавлени «1 в асинхронном режиме работы, вырабатываемый пультом контрол и управлени . Выход второго элемента ИЛИ 16 соединен со счетным входом счетчика 3, управл ю-щий вход которого подключен к выходу седьмого элемента И 14, вырабатывающего сигнал разрещени приема информации из регистра страницы (на чертеже не показан) в счетчик 3. Первый вход седьмого элемента И 14 соединен с щиной управл ющих сигналов 6, с которой из контроллера поступает сигнал о том, что адрес текущей страницы не найден, второй его вход подключен к шине управл ющих сигналов 6, с которой поступает соответствующий тактирующий сигнал, третий его вход соединен с щиной управл рщих сигналов 6, с которой из контроллера поступает импульс начальной метки времени, его четвертый вход подключен к щи не управл ющих сигналов 6, с которой из контроллера поступает сигнал разрешени передачи информации из регистра страницы в счетчик 3.The output of the fifth element And 12 is connected to the first input of the second element OR 16, the second input of which is connected to the output of the sixth element And 13. The first input of the sixth element And 13 is connected to the control signal bus 6, with which the corresponding time stamp comes from the controller, and its second input is connected to the control signal bus 6, from which the potential of addition resolution "1 in the asynchronous mode of operation", produced by the monitoring and control panel, flows. The output of the second element OR 16 is connected to the counting input of the counter 3, the control input of which is connected to the output of the seventh element AND 14, generating a signal enabling the reception of information from the page register (not shown) into the counter 3. The first input of the seventh element 14 connected to control signal width 6, from which the controller receives a signal that the address of the current page was not found, its second input is connected to the control signal bus 6, from which the corresponding clock signal arrives, its third input connection with schinoy rschih control signal 6, which is supplied from the controller the initial pulse time mark, its fourth input is connected to the soup is not a control signal 6, which is supplied from the controller signal transmitting authorization information from a page register to the counter 3.

Информационные входы счетчика 3 соединены с выходами элементов И группы 18, управл ющий вход которой подключен к щине управл ющих сигналов 6, с которой поступает из контроллера сигнал разрешени передачи информации из регистра страницы в счетчик 3, а их информационные входы подключены к кодовой шине 7. На эти информационные входы из кодовой шины 7 поступает кодова комбинаци из регистра страницы, представл юща собой адрес текущей страницы информации, считанной из микросборки запоминающего устройства па цилиндрических магнитных доменах. Информационные выходы счетчика 3 подключены также к первым входам блока сравнени 2 и входам блока индикации 5. Вторые входы блока сравнени 5 подключены к выходам адресного регистра 1, входы которого соединены с кодовой шиной 7. Управл ющий вход блока сравнени соединен с шиной управл ющих сигналов 6, с которопо из контроллера поступает сигнал разрешени сравнени адреса текущей страницы в счетчике 3 с адресом, поступающим из адресного регистра 1. Выход блока сравнени 2 подключен к шине управл ющих сигналов 6. Устройство может работать в асинхронном и синхронном режимах. Асинхронный режим работы организуетс пультом контрол и управлени запоминающим устройством , а синхронный режим - его контроллером . В асинхронном режиме устройство работает следующим образом. На второй вход первого элемента ИЛИ 15 поступает сигнал установа «О с щины управл ющих сигналов 6, выработанный в пульте контрол и управлени . С выхода элемента ИЛИ 16 сигнал установа «О поступает на один из входов счетчика 3, устанавливающий последний в исходное состо ние, соответствующее записи в счетчике 3 кодовой комбинации 000...0. Затем на второй вход шестого элемента И 13 с шины управл ющих сигналов 6 поступает разрещающий потенциал добавлени «1 в счетчик 3, выработанный пультом контрол и управлени . С приходом на первый вход шестого элемента .И 13с щины управл ющих сигналов 6 выработанного контроллером импульса метки времени на входе шестого элемента И 13 формируетс сигнал запуска счетчика 3, который через второй элемент ИЛИ 16 поступает на счетный вход счетчика 3. С приходом на входы шестого элемента И 13 импульса метки времени и разрешающего потенциала добавлени «1 каждый раз состо ние счетчика 3 измен етс на «1. Состо ние счетчика 3 индицируетс блоком индикации 5. Этот режим работы устройства используетс дл отладки как самого предложенного устройства, так и других устройств доменной пам ти. Синхронный режим работы устройства, который организуетс контроллером, имеет два подрежима, первый из которых используетс дл определени адреса текущей страницы информации, считанной из запоминающего устройства доменного типа, при включении, например, источников питающих напр жений, а второй подрежим используетс дл локализации страницы требуемого адреса , из которой нужно считать информацию или в которую нужно записать входную информацию . В подрежиме-поиска адреса текущей страницы происходит запуск вращающего магнитного пол , запуск счетчика времени, запуск счетчика тактов, считывание информации из микросборки запоминающего устройства доменного типа, запись ее в регистр страницы и ее передача в счетчик 3. Далее фиксируетс , что адрес текущей страницы найден, происходит останов счетчика тактов, вращающего магнитного пол и счетчика времени. Запоминающее устройство переходит в состо ние ожидани обращени . В этом подрежиме предложенное устройство работает следующим образом. С шины управл ющих сигналов б через первый элемент ИЛИ 15 на счетчик 3 поступает сигнал установа «О, вырабатываемый контроллером и устанавливающий счетчик 3 в нулевое состо ние. На входы седьмого элемента И 14 с щины управл ющих сигналов 6 поступают разрешающий потенциал , свидетельствующий о том, что адрес текущей страницы еще не найден, соответствующий тактирующий сигнал, импульс соответствующей метки времени и сигнал разрешени передачи адресной части содержимого регистра страницы в счетчик 3. Одновременно последний сигнал поступает на управл ющий вход элементов И группы 18, на информационные входы которых из кодовой шины 7 поступает адресна часть информации с регистра страницы. Сигнал с выхода седьмого элемента И 14 поступает на управл ющий вход счетчика 3, осуществл прием адресной части информации из кодовой шины 7, поступающей в счетчик 3 через элементы И группы 18. Адрес текущей страницы информации оказываетс известным, происходит фиксаци этого факта и дл определени , соответствует ли он требуемому адресу страницы, происходит сравнение содержимого счетчика 3 с содержимым адресного регистра, что соответствует уже другому подрежиму работы устройства. При обращении к запоминающему устройству происходит проверка услови : известен ли адрес текущей страницы Если адрес текущей страницы неизвестен, то происходит организаци работы предложенного устройства и всего запоминающего устройства доменного типа в первом подрежиме - определение адреса текущей страницы. Если адрес текущей страницы установл,ен, то происходит запуск вращающего магнитного пол , запуск с.четчИка времени, сравнение содержимого счетчика 3 и содержимого адресного регистра 1, что соответствует также подрежиму поиска адреса требуемой страницы. Во втором подрежиме синхронной работы возможен такой вариант работы, когда на третий вход первого элемента ИЛИ 15 поступает с шины управл ющих сигналов 6 сигнал установа «О, выработанный контроллером , если еще адрес текущей страницы не найден. Пройд через первый элемент ИЛИ 15, этот сигнал устанавливает в нулевое состо ние счетчик 3 и триггер 17, на втором выходе которого возникает разрешающий потенциал, поступающий одновременно на первый вход п того элеме,1нта И 12 и первый вход третьего элемента И 10. При подаче с щины управл ющих сигналов 6 разрешающих потенциалов добавлени «1 и неравенства содержимого адресного регистра 1 содержимому счетчика 3 п тый элемент И 12 оказываетс открытым по трем входам и при поступлении с щины управл ющих сигналов 6 импульса метки времени на выходе п того элемента И 12 по вл етс запускающий сигнал, который через второй элемент ИЛИ 16 проходит на счетный вход счетчина 3, измен его состо ние («1). Изменение состо ни счетчика 3 происходит до тех пор, пока на входы п того элемента И 12 поступают разрешающий потенциал с триггера 17, сигнал добавлени «1, разрешающий потенциал, свидетельствующий о том, что содержимое адресного регистра 1 не равно содержимому счетчика 3 и метки времени . Однако, как только содержимое счетчика 3 становитс равным полному числу страниц используемой микросборки запоминающего устройства доменного типа (или на «1 меньще - например, 639 дл микросборки К1601РЦ1), на выходе дешифратора 4 по вл етс разрешающий потенциал, который поступает на первый вход элемента И П. С приходом следующей метки времени на второй вход четвертого элемента И 11 и при наличии на остальных его входах рйзрещающих потенциалов добавлени «1 несоответствие содержимого адресного регистра 1 содержимому счетчика 3, поступающих с шины управл ющих сигналов 6, на выходе четвертого элемента И 11 по вл етс .сигнал, который через третий элемент И 10 поступает на первый вход триггера 17 и устанавливает его в состо ние «1. За это врем содержимое счетчика 3 измен етс на «1 а на втором -выходе триггера 17 по вл етс запрещающий потенциал, который прерывает поступление на выход п того элемента И 12 меток времени и, следовательно , изменение состо ни счетчика 3 с приходом каждой метки времени. Одновременно разрешающий потенциал с первого выхода триггера 17 поступает на первый вход второго .элемента И 9 и четвертый вход первого элемента И 8. С приходом следующей метки времени триггер 17 и счетчик 3 устанав ливаютс в нулевое состо ние. Каждое состо ние счетчика 3 сравниваетс в этом подрежиме с содержимым адресного регистра 1 в блоке сравнени 2 по сигналу, поступающему с шины управл ющих сигналов 6. В том случае, если содержимое счетчика 3 станет равным содержимому адресного регистра 1, на первом входе п того элемента И 12 по вл етс запрещающий потенциал, который прерывает поступление меток времени через второй элемент ИЛИ 16 на счетный вход счетчика 3. При равенстве содержимого адресного регистра 1 и счетчика 3 происходит выполнение в запоминающем устройстве одного из его основных режимов работы, после чего триггер 17 и счетчик 3 устанавливаютс в нулевое состо ние, или устанавливаетс в рулевое состо ние триггер 17, а счетчик 3 измен ет свое состо ние на «1 каждый раз с приходом метки времени до тех пор, пока содержимое счетчика 3 не станет равным новому содержимому адресного регистра 1. Предложенное устройство позвол ет производить отладку в асинхронном и синхрон: ном режимах работы как предлагаемого устройства , так и других устройств доменной пам ти, а также обеспечивает расширение функциональных возмЬжностей и повышение надежности функционировани как устройств данного типа, так и доменной пам ти в целом. Предложенное устройство поиска и контрол адреса страницы дл доменного запоминающего устройства обеспечивает фиксацию адреса текущей страницы и установление требуемой страницы микросборки или группы микросборок запоминающего устройства доменного типа дл считывани или записи в него информации.The information inputs of counter 3 are connected to the outputs of elements AND of group 18, the control input of which is connected to the control signal bus 6, from which the control signal from the page register to counter 3 is received from the controller, and their data inputs are connected to the code bus 7. These information inputs from the code bus 7 receive a code combination from the page register, which is the address of the current page of information read from the memory microassembly on the cylindrical magnetic domain. Oh. The information outputs of the counter 3 are also connected to the first inputs of the comparison unit 2 and the inputs of the display unit 5. The second inputs of the comparison unit 5 are connected to the outputs of the address register 1, whose inputs are connected to the code bus 7. The control input of the comparison unit is connected to the control signal bus 6 from which the controller receives a signal to compare the address of the current page in the counter 3 with the address coming from the address register 1. The output of the comparison block 2 is connected to the control signal bus 6. The device can operate in asynchronous and synchronous modes. The asynchronous mode of operation is organized by the remote control and the storage device, and the synchronous mode is organized by its controller. In asynchronous mode, the device operates as follows. At the second input of the first element OR 15, a signal is received from the control signal 6 terminal, generated in the monitoring and control panel. From the output of the element OR 16, the signal of setting "O" goes to one of the inputs of counter 3, which sets the last one in the initial state corresponding to the entry in the counter 3 of the code combination 000 ... 0. Then, to the second input of the sixth element I 13, from the bus of the control signals 6, the resolving potential of the addition of "1 to the counter 3, produced by the monitoring and control panel" is fed. With the arrival at the first input of the sixth element .And 13c of control signal 6 generated by the controller of the time stamp pulse at the input of the sixth element And 13, a trigger 3 is generated, which through the second element OR 16 is fed to the counting input of the counter 3. With the arrival of the sixth at the inputs element AND 13 of the pulse of the time stamp and the enabling potential of the addition of "1 each time the state of the counter 3 changes to" 1. The state of the counter 3 is indicated by the display unit 5. This mode of operation of the device is used to debug both the proposed device and other devices of the domain memory. The synchronous operation mode of the device, which is organized by the controller, has two sub-modes, the first of which is used to determine the address of the current page of information read from the domain-type storage device, when, for example, the power supply sources are turned on, and the second sub-mode is used to localize the page of the required address from which you want to read the information or to which you want to write the input information. In the sub-search mode of the address of the current page, the rotating magnetic field starts, starts the time counter, starts the cycle counter, reads information from the domain memory microassembly, writes it to the page register and transfers it to counter 3. Next, it is fixed that the address of the current page is found , the clock counter rotating the magnetic field and the time counter stop. The memory device enters the pending state. In this sub-mode, the proposed device operates as follows. From the control signal bus b, through the first element OR 15, the counter 3 receives the signal O, generated by the controller and setting the counter 3 to the zero state. The inputs of the seventh element And 14 from the control signal 6 are received by the resolving potential, indicating that the address of the current page has not yet been found, the corresponding clock signal, the pulse of the corresponding time stamp and the signal for transmitting the address part of the page register contents to counter 3. Simultaneously the last signal arrives at the control input of the elements AND of group 18, whose information inputs from the code bus 7 receive the address part of the information from the page register. The signal from the output of the seventh element And 14 is fed to the control input of counter 3, having received the address part of the information from the code bus 7 that enters the counter 3 through the elements of group 18. The address of the current information page is known, this fact is fixed whether it corresponds to the required page address, the contents of counter 3 are compared with the contents of the address register, which corresponds to another sub-mode of the device operation. When accessing a storage device, the following condition is checked: whether the address of the current page is known If the address of the current page is unknown, then the proposed device and the entire storage device of the domain type are organized in the first sub-mode — the address of the current page is determined. If the address of the current page is set, it starts the rotating magnetic field, starts the time counter, compares the contents of counter 3 and the contents of the address register 1, which also corresponds to the submode of address search for the required page. In the second submode of synchronous operation, such a variant of operation is possible, when the third input of the first element OR 15 comes from the control signal bus 6, the signal is set to “O, produced by the controller, if the current page address is not found either. Passing through the first element OR 15, this signal sets in the zero state the counter 3 and the trigger 17, on the second output of which a resolving potential arises, simultaneously arriving at the first input of the first element, 1nt AND 12 and the first input of the third element 10. From the control signal width 6 of the enabling potentials of the "1 and inequality of the contents of the address register 1 to the contents of the counter 3, the fifth element And 12 turns out to be open in three inputs and when the control signals 6 are received from the pulse of the time mark at the output the fifth element AND 12 appears a trigger signal, which through the second element OR 16 passes the counting 3 to the counting input, changing its state ("1). The change in the state of counter 3 takes place until the enable potential from trigger 17 arrives at the inputs of the fifth element And 12, the addition signal "1, allowing potential, indicating that the contents of address register 1 is not equal to the contents of counter 3 and the time stamp . However, as soon as the contents of counter 3 become equal to the total number of pages of the used domain memory microassembly (or 1 less - for example, 639 for K1601RC1 micro assembly), at the output of the decoder 4 a potential appears, which is fed to the first input of the AND element P. With the arrival of the next time stamp to the second input of the fourth element I 11 and if there are retaining potentials on its other inputs of the rejecting potentials, the “1 mismatch of the contents of the address register 1 with the contents of counter 3 is received From the control signal bus 6, at the output of the fourth element 11, a signal appears, which through the third element 10 arrives at the first input of the trigger 17 and sets it to the state "1. During this time, the contents of counter 3 is changed to "1, and at the second output of trigger 17, a inhibitory potential appears that interrupts the arrival of the fifth element AND 12 of the time stamps at the output and, therefore, the state of the counter 3 changes with the arrival of each time stamp . At the same time, the resolving potential from the first output of the trigger 17 goes to the first input of the second element 9 and the fourth input of the first element 8. With the arrival of the next time stamp, the trigger 17 and the counter 3 are set to the zero state. Each state of counter 3 in this sub-mode is compared with the contents of address register 1 in comparison block 2 by a signal from the control signal bus 6. In the event that the contents of counter 3 become equal to the contents of address register 1, at the first input of the fifth element And 12, a inhibitory potential appears, which interrupts the arrival of time stamps through the second element OR 16 to the counting input of counter 3. If the contents of the address register 1 and counter 3 are equal, one of the its main operation modes, after which the trigger 17 and the counter 3 are set to the zero state, or the trigger 17 is set in the steering state, and the counter 3 changes its state to "1 each time the time stamp arrives until counter 3 will not become equal to the new contents of the address register 1. The proposed device allows for debugging in asynchronous and synchronous modes of operation of both the proposed device and other devices of the domain memory, and also provides enhanced functional capabilities Zhnostey and reliability of operation of both types of devices, and the memory domain as a whole. The proposed device for searching and controlling the page address for a domain storage device provides for fixing the address of the current page and setting the required micro-page or group of micro-assemblies of the domain-type storage device for reading or writing information to it.

Claims

DEVICE FOR SEARCHING AND MONITORING THE ADDRESS OF A PAGE FOR A DOMAIN MEMORY, which contains an address register, a comparison unit, a counter, a decoder, an indication unit, a control signal bus and a code bus, characterized in that, in order to expand the scope of the device by fixing the current address, searching and fixing addresses of the required page in asynchronous and synchronous operating modes, it contains seven AND elements, two OR elements, a trigger, a group of AND elements, and the first, second and third inputs of the first AND element are connected to the control bus Catch, and the fourth input is to the first output of the trigger, the output of the first AND element is connected to the first input of the first OR element, the second and third inputs of which are connected to the control signal bus, and the output of the first OR element is connected to the first input of the counter and the first input of the second AND element the second input of which is connected to the first output of the trigger, and the output of the second element And is connected to the first input of the trigger, the second input of which is connected to the output of the third element And, the first input of which is connected to the second output of the trigger, the second input d is connected to the output of the fourth element And, the first input of which is connected to the output of the decoder, the inputs of which are connected to the information outputs of the counter, the second, third and fourth · inputs of the fourth element And are connected to the control bus, the first input of the fifth element And is connected to the second output of the trigger , the second, third and fourth inputs of the fifth AND element are connected to the control signal bus, and the output of the fifth AND element is connected to the first input of the second g of the OR element, the second input of which is connected to the output of the sixth element And, the first and second inputs of which are connected to the control signal bus, the output of the second OR element is connected to the counting input of the counter, the control input of which is connected to the output of the seventh element And, the first, second, third and fourth inputs of which are connected to the control signal bus, information inputs the counter is connected to the outputs of the elements AND groups, the information inputs of which are connected to the code bus, and the control input is connected to the bus of control signals, the information outputs of the counter are connected to the display unit and inputs ervoy group ,, the comparator inputs of the second group which are connected to the outputs of the address register, whose inputs are connected to the word line, the output of comparator unit connected to the bus control signals.