SU1090136A1 - Устройство подавления пассивных помех - Google Patents

Abstract

1. Устройство подавления пассивных помех, содержащее комплексный перемножитель, измеритель параметров помехи, формирователь весовых коэффициентов, синхронизатор и первый и второй каналы, каждый из которых содержит последовательно включенные нерекурсивный фильтр и рекурсивный фильтр, при этом первый, второй, третий и четвертый входы и первый, второй и третий выходы измерителя параметров помехи соединены соответственно с вторым и третьим выходами нерекурсивных фильтров первого и второго каналов, с первым и вторым входами комплексного перемножителя и первым входом формирователя весовых коэффициентов, первый, второй и третий выходы и второй и третий входы которого соединены соответственно с вторым, третьим и четвертым входами рекурсивных фильтров обоих каналов и первым и вторым выходами синхронизатора, соединенного своим третьим выходом с пятыми входами рекурсивных фильтров обоих каналов, измеритель параметров помехи содержит измеритель междупериодного коэффициента корреляции и измеритель синуса и косинуса междупериодного сдвига фазы помехи, у которых соединены между собой первые входы и второй и третий входы, при этом первым, вторым, третьим и четвертым входами и первым, вторым и третьим выходами измерителя параметров помехи соответственно являются первый, второй, третий и четвертый входы и первый и второй выходы измерителя синуса и косинуса междупериодного сдвига фазы помехи, и первый выход измерителя междупериодного коэффициента корреляции помехи, нерекурсивный фильтр каждого из каналов содержит последовательно включенные блок задержки и блок вычитания, второй вход которого соединен с входом блока задержки, при этом входом и первым и вторым выходами нерекурсивного фильтра соответственно являются вход блока задержки, выход блока вычитания, вход блока задержки и выход блока задержки, рекурсивный фильтр каждого из каналов содержит первый, второй и третий перемножители и последовательно включенные первый сумматор, первый блок задержки, второй сумматор, второй блок задержки, третий сумматор и коммутатор, выход которого через первый и второй перемножители соединен соответственно с первым входом первого сумматора и вторым входом второго сумматора, второй вход первого сумматора соединен с вторым входом третьего сумматора непосредственно, а с третьим входом второго сумматора - через третий перемножитель, при этом первым, вторым, третьим, четвертым и пятым входами и выходом рекурсивного фильтра соответственно являются второй вход первого сумматора, вторые входы третьего, первого и второго перемножителей, управляющий вход коммутатора и выход коммутатора, отличающееся тем, что, с целью увеличения частотного диапазона выделяемых доплеровских сигналов, введен измеритель мощности, первый и второй входы которого соединены соответственно с выходом рекурсивного фильтра одноименного из каналов, а выход - с четвертым входом формирователя весовых коэффициентов, при этом первый и второй выходы комплексного перемножителя соединены с входами нерекурсивных фильтров одноименных каналов, пятый и шестой входы и четвертый выход измерителя параметров помехи соединены соответственно с четвертыми выходами нерекурсивных фильтров первого и второго каналов и с пятым входом формирователя весовых коэффициентов, шестой и седьмой входы которого соединены соответственно с четвертым и пятым выходами синхронизатора, а пятым и шестым входами и вторым выходом измерителя параметров помехи соответственно являются третий и четвертый входы и второй выход измерителя междупериодного коэффициента корреляции помехи.2. Устройство по п. 1, отличающееся тем, что формирователь весовых коэффициентов содержит первый и второй блоки памяти числа, первый блок задержки, последовательно включенные первый функциональный преобразователь, первый блок сложения, первый блок вычитания, первый коммутатор, перемножитель, второй блок сложения и первый формирователь адреса, выход которого соединен с входом первого блока памяти весовых коэффициентов непосредственно, а с вторым входом первого блока сложения - через первый блок постоянной памяти; последовательно включенные блок памяти коэффициента подавления помехи, второй формирователь адреса, второй блок постоянной памяти и второй коммутатор, выход которого соединен с вторым входом второго блока сложения, последовательно включенные второй блок вычитания, третий формирователь адреса, третий блок постоянной памяти, блок ограничения, второй функциональный преобразователь и третий блок сложения, второй вход и выход которого соединены соответственно с выходом блока памяти коэффициента подавления помехи и вторым входом первого блока вычитания, последовательно включенные второй блок задержки, третий блок вычитания, компаратор, инвертор и блок совпадения, выход которого