SU633353A1 - Устройство цифровой когерентной обработки сигналов - Google Patents

Abstract

Устройство цифровой когерентной обработки сигналов, содержащее вычислитель и два канала, каждый из которых содержит последовательно включенные фазовый детектор и аналого-цифровой преобразователь, а также последовательно включенные первый перемножитель, сумматор и блок памяти, выходы второго и третьего перемножителей соединены соответственно с вторым и третьим входами сумматора, входы фазовых детекторов каждого из каналов соединены между собой, первые входы вторых перемножителей каждого из каналов соединены между собой и с выходом первого регистра числа, первые входы третьих перемножителей каждого из каналов соединены между собой и с выходом второго регистра числа, отличающееся тем, что, с целью повышения эффективности выделения сигналов на фоне помех, введены последовательно включенные блок управления и блок весовых коэффициентов, а в каждый из каналов введен коммутатор, при этом выход аналого-цифрового преобразователя каждого из каналов соединен с первым входом первого перемножителя, а выход блока памяти каждого из каналов соединен с первым входом коммутатора, а первый выход коммутатора каждого из каналов соединен с соответствующим входом вычислителя, второй выход коммутатора первого канала соединен с вторым входом третьего перемножителя первого канала и вторым входом второго перемножителя второго канала, второй выход коммутатора второго канала соединен с вторым входом второго перемножителя первого канала и вторым входом третьего перемножителя второго канала, второй выход блока управления соединен с вторыми входами коммутаторов обоих каналов, а выход блока весовых коэффициентов соединен с вторыми входами первых перемножителей обоих каналов.