SU1086439A1 - Device for processing statistical data on hardware performance in computers and computer systems - Google Patents
Device for processing statistical data on hardware performance in computers and computer systems Download PDFInfo
- Publication number
- SU1086439A1 SU1086439A1 SU823509869A SU3509869A SU1086439A1 SU 1086439 A1 SU1086439 A1 SU 1086439A1 SU 823509869 A SU823509869 A SU 823509869A SU 3509869 A SU3509869 A SU 3509869A SU 1086439 A1 SU1086439 A1 SU 1086439A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- block
- inputs
- unit
- Prior art date
Links
Abstract
УСТРОЙСТВО ДЛЯ ОБРАБОТКИ СТАТИСТИЧЕСКИХ ДАННЫХ О PABOTO АИПАР АТУШ ВЫЧИСЛИТЕЛЬНЫХ МАШИН И СИСТЕМ, содержащее блок приема сигналов установлени св зи, блок ана .лиза команд канала, блок приема адреса , блок приема сигналов передачи абонентом байта состо ни , блок приема .сигналов окончани операции ввода - вывода, первые и вторые входы которых соединены соответственно с первым и вторым управл ющими входами устройства, третий вход блока анализа команд канала соединен с первым информационным входом устройства, третий вход блока приема адреса и первый вход блокаанализа основного байта состо ни соединены с вторым информационным входом устройства, выход дешифратора соединен с первьм входом блока пам ти , отличающее с тем, что, с целью сокращени затрат обо- : рудовани , оно содержит блок приема уточненных байтов состо ни , блок управлени регистрацией, блок счетчиков ошибок, блок переполнени и блок вьшода информации об ,i2Ci :, ошибках, причем первый выход блока прИ1ема сигналов установлени св зи соединен с четвёртым входом блока анализа команд канала, п тый вход которого, третий вход блока приема сигналов установлени св зи , четвертьй вход блока приема адреса и первьй вход блока приема уточненных байтов состо ни соединены с первьм выходом блока приема сигналов окончани операций вводавывода , второй выход блока приема сигналов установлени св зи соединен с п тым входом блока приема адреса , с третьим входом блока приема сигналов передачи абонентом байш та состо ни , с первьм входом блока управлени регистрацией, третий выход блока приема сигналов установлени св зи соединен с шестым входом блока приема адреса и с вторым входом блока анализа основного байVa состо ни , первый выход блока анализа Команд канала соединен с чето вертым входом блока приема сигналов 00 О) передачи абонентом байта состо ни и с третьими входами блока анализа 4аь основного байта состо ни и блока СО СР приема сигналов окончани операции ввода-вывода, а второй выход соединен с четвертым входом блока приема сигналов окончани операций ввода-вывода и с вторым входом блока приема уточненных байтов состо ни , третий вход ifOToporo соединен с вторым информационным входом устройства, выход блока приёма адреса соединен с вторым входом ,блока управлени регистрацией, первый выход блока приема сигналов передачи абонентом байта состо ни соединен с четверA DEVICE FOR PROCESSING STATISTICAL DATA ABOUT PABOTO AIPAR ATUSH COMPUTATIONAL MACHINES AND SYSTEMS, containing a block for receiving communication signals, a block for analyzing channel commands, a block for receiving addresses, a block for receiving signals by a subscriber of the status byte, a block for receiving. output, the first and second inputs of which are connected respectively with the first and second control inputs of the device, the third input of the channel command analysis block is connected to the first information input of the device, the third input of the receiving block the addresses and the first input of the analysis of the main status byte are connected to the second information input of the device, the output of the decoder is connected to the first input of the memory unit, so that, in order to reduce the equipment costs, it contains a block for receiving the updated status bytes, the registration control block, the error counter block, the overflow block and the i2Ci: error information block, the errors, the first output of the communication setup signal block is connected to the fourth input of the channel command analysis block, the fifth input which, the third input of the reception communication signals reception unit, the fourth input of the address reception reception unit and the first input of the reception block of the updated status bytes are connected to the first output of the input end output signals reception unit, the second output of the communication reception reception reception unit receiving the address, with the third input of the receiving unit for transmitting signals by the subscriber of the state base, with the first input of the registration control unit, the third output of the receiving unit for establishing the communication signals is connected to the sixth input the unit’s address receiving block and the second input of the basic byvA state analysis block, the first output of the channel command analysis block is connected to the fourth input of the 00 O signal receiving block by the subscriber to transmit the status byte and the third input of the analysis block 4a of the main status byte and block CO CP receives signals for terminating an I / O operation, and the second output is connected to the fourth input of the receiving block of the input / output termination signals and to the second input of the receiving block of the specified status bytes, the third ifOToporo input is connected to the second an information input device, the output unit is connected to the address receiving a second input, the registration control unit, the first output transmission signal receiving subscriber unit byte state is connected to four
Description
тыми входами блоков анализа основного байта состо ни и приема уточненных байтов состо ни , второй выход соединен с п ть1м входом блока приема уточненных байтов состо ни , третий выход соединен с п тым входом блока анализа основного байта состо ни четвертый выход подключен к третьему входу блока управлени регистрацией, выход блока анализа основного байта состо ни соединен с п тым входом блока приема сигналов окончани операций вводавьгеода и с четвертым входом блока. управлени регистрацией, Л тый, шестой, седьмой и восьмбй входа которого соединены соответственно с вторым и третьим выходами блока приема сигналов окончани операции ввода-выводй и с первым и вторым выходами блока вывода информации об ошибках, выходы блока управлени регистрацией с первого по дес тьй соединены соответственно с управл ющими входами блока приема уточненных байтов состо ни , блока пам ти, блока счетчиков ошибок, блока вывода информации об ошибках, дешифратора и блока переполнени , информационный вход блока переполнени подключен к первому выходу блока счетчиков ошибок, первый и второй входы которого соединены соответственно с выходами блока памйти и блока приема уточненных байтов состо ни , второй выход блока счетчиков ошибок соединен с вторым входом блока пам ти и с информационным входом блока вывода информации об ошибках, причем блок приема сигналов установлени св зи содержит элементы И, ИЛИ, триггеры и генератор одиночных импульсов, вход которого соединен с выходом элемента ИЛИ, а выход вл етс вторым выходом блока, выход элемента ИЛИ подключен к третьему выходу блока, входы элемента ИЛИ соединены соответственно с выходами первого и второго триггеров, выход первого триггера подключен к второму выходуthe primary inputs of the basic state byte analysis and receiving the updated status bytes, the second output is connected to the fifth input of the receiving status byte, the third output is connected to the fifth input of the basic status byte of the fourth output connected to the third input of the control unit by registration, the output of the basic state byte analysis block is connected to the fifth input of the block for receiving end-of-operation input signals and to the fourth block input. registration control, Lty, sixth, seventh and eighth inputs of which are connected respectively to the second and third outputs of the block for receiving signals of the I / O operation termination and to the first and second outputs of the error information output block, the outputs of the registration control block from first to ten are connected respectively, with the control inputs of the receive block of the updated status bytes, the memory block, the error counter block, the error information output block, the decoder and the overflow block, the information input of the block is overflowed connected to the first output of the error counter block, the first and second inputs of which are connected respectively to the outputs of the memory block and the receiving block of the updated status bytes, the second output of the error counter block is connected to the second input of the memory block and to the information input of the error information output block, the block for receiving communication signals contains elements AND, OR, triggers and a single pulse generator, whose input is connected to the output of the element OR, and the output is the second output of the block, the output of the element OR con yuchen to the third output of the block, the inputs of the OR element are connected respectively to the outputs of the first and second triggers, the output of the first trigger is connected to the second output
блока, первые входы первого и второго триггеров соединены соответственно с выходами первого и второго элементов И, вторые входы подключены к третьему входу блока, первьй и второй входы первого элемента И и первый вход второго элемента И соединены с первым входом блока, второй вход которого подключен к третьему входу первого элемента И и к второму и третьему входам второго элемента И, блок анализа команд канала содержит триггер, схему сравнени , узел набора кодов, элемент И, группу элементов И, причем первые входы элементов И группы подключены к третьему входу блока, вторые входы соединены с выходом элемента И, выходы группы элементов И и выходы узла набора кодов соединены соответственно с входами схемы сравнени , выход которой подключен к первому входу триггера, втрой вход которого вл етс п тым входом блока, первый и второй выходы триггера вл ютс соответственно первьм и вторьм выходами блока, входы элемента И вл ютс соответственно первым, вторьм и четвертым входами блока, блок приема сигналов передачи абонентом байта состо ни содержит элементы И, НЕ и элемент ИЛИ, причем выход элемента ИЛИ вл етс третьим выходом блока, входы элемента ИЛИ подключены соответственно к выходам первого и второго элементов И и к третьему входу блока , выходы третьего и четвертого элементов И подключены соответственно к второму и первому выходам блока , входы п того элемента И соединены соответственно с выходом третьего элемента И и с четвертым входом блока, выход п того элемента И вл етс четвертьм выходом блока, первый вход блока соединен с входами первого, второго и третьего элементов НЕ, с первыми входамипервого и третьего элементов И, с первым и вторым входами второго элемента И второй вход блока соединен с вторьм и третьим входами первого элемента И, с первьм и вторим входами четвертого элемента И, с третьим входом второго элемента И и с вторьм входом третьего э1пемента И, третий вход которого подключен к выходу третьего элемента НЕ, третий и ч трертый входы четвертого элемента И соединены соответственно с выходами первого и второго элементов НЕ, блок анализа основного байта состо ни содержит два элемента И и триггер, причем выход триггера вл етс выходом блока, первый вход первого элемента И вл етс первым входом блока, второй.unit, the first inputs of the first and second triggers are connected respectively to the outputs of the first and second elements And, the second inputs are connected to the third input of the block, the first and second inputs of the first element And the first input of the second element And connected to the first input of the block, the second input of which is connected to the third input of the first element And to the second and third inputs of the second element And, the channel command analysis block contains a trigger, a comparison circuit, a code set node, an And element, a group of And elements, the first inputs of the And elements of a group Adjacent to the third input of the block, the second inputs are connected to the output of the element And, the outputs of the group of elements And and the outputs of the code set node are connected respectively to the inputs of the comparison circuit whose output is connected to the first input of the trigger, the second input of which is the fifth input of the block, the first and The second outputs of the trigger are the first and second outputs of the block respectively, the inputs of the AND element are respectively the first, second and fourth inputs of the block, the block of receiving signals by the subscriber of the state byte contains the elements AND, NOT and the element OR, and the output of the element OR is the third output of the block, the inputs of the element OR are connected respectively to the outputs of the first and second elements AND to the third input of the block, the outputs of the third and fourth elements AND are connected respectively to the second and first outputs of the block, the inputs of the fifth element AND connected to the output of the third element I and the fourth input of the block, the output of the fifth element I is the fourth output of the block, the first input of the block is connected to the inputs of the first, second and third elements NOT with the first inputs The first and the second inputs of the second element are And the second input of the unit is connected to the second and third inputs of the first element And, to the first and second inputs of the fourth element And, to the third input of the second element And, and to the second input of the third element And, the third input of which is connected to the output of the third element NOT, the third and the third inputs of the fourth element I are connected respectively to the outputs of the first and second elements NO, the analysis unit of the main byte of the state contains two elements AND and a trigger, with output three ger unit is output, the first input of the first AND gate is the first input unit, second.
третий и четвертьй входы которого соединены соответственно с входами второго элемента И, выход которого подключен к второму входу первого элемента И, выход которого соединен с первым входом триггера, второй вход которого вл етс п тьм входом блока, блок приема сигналов окончани операции ввода-вывода содержит .элемент И, ИЛИ,НЕ, задержки, причем первый вход блока соединен с входом jnepBoro элемента НЕ с первыми входами первого, BTQporo и третьего элементов И, второй вход блока подключен к входу второго элемента НЕ, выход которого соединен с вторыми входами первого, второго и третьего элементов И, третьи входы которых подключены к выходу первого элемента НЕ, выход первого элемента И подключен к первым входам четвертого и п того элементов И, выходы второго и третьего элементов И соединены соответственно с первым и вторь входайи первого элемента ИЛИ, второй вход четвертого элемента И соединен с третьим входом блока, выход четвертого элемента И соединен с третьим входом первого элемента ИЛИ и с первым входом шестого элемента И, второй вход которого соединен с п тым входом блока, второй вход п того элемента И вл етс четвертым входом блока, вькод шестого элемента И соединен с первым входом второго .элемента ИЛИ, выход которого . вл етс вторым выходом блока, выход п того элемента И подключен к третьему выходу блока, к второму входу второго элемента ИЛИ и к входу элемента задержки, выход которого подключен к четвертому входу первого элемента ИЛИ, вькод которого вл етс первым выходом блока, блок управлени регистрацией содержит элементы И, ИЛИ, НЕ, триггеры., группыэлементов И, регистр, сдвигающие регистры и генератор тактовых импульсов, причем вькод генератора тактовых импульсов подключен к входу элемента НЕ и к первым входаЛ. первого и второго элементов И, выход первого элемента И соединен с входом первого сдвигающего регистра, второй вход первого элемента И и первые входы элементов И первой группы соединены с выходом первого триггера, второй выход которого подключен кthe third and fourth inputs of which are connected respectively to the inputs of the second element AND, the output of which is connected to the second input of the first element AND, the output of which is connected to the first input of the trigger, the second input of which is the fifth input of the unit; The element AND, OR, NOT, the delay, the first input of the block is connected to the input jnepBoro of the element NOT with the first inputs of the first, BTQporo and the third element And, the second input of the block is connected to the input of the second element NOT, the output of which is connected to th inputs of the first, second and third elements And, the third inputs of which are connected to the output of the first element NOT, the output of the first element And connected to the first inputs of the fourth and fifth elements And, the outputs of the second and third elements And are connected respectively to the first and second inputs of the first element OR, the second input of the fourth element AND is connected to the third input of the block, the output of the fourth element AND is connected to the third input of the first element OR, and to the first input of the sixth element AND, the second input of which is connected to the fifth input of the block, the second input of the fifth element AND is the fourth input of the block, the code of the sixth element AND is connected to the first input of the second OR element, the output of which. is the second output of the block, the output of the fifth element AND is connected to the third output of the block, to the second input of the second OR element, and to the input of the delay element whose output is connected to the fourth input of the first OR element, whose code is the first output of the block, the registration control block contains the elements AND, OR, NOT, triggers., the group of elements AND, the register shifting the registers and the clock pulse generator, the code of the clock pulse generator being connected to the input element NOT and to the first inputL. the first and second elements And the output of the first element And is connected to the input of the first shift register, the second input of the first element And the first inputs of the elements And the first group is connected to the output of the first trigger, the second output of which is connected to
второму входу второго элемента И, третий вход которого соединен с первым выходом второго триггера, выход второго элемента И подключен к вход второго сдвигающего регистра, второ выход второго триггера соединен с первым входом третьего элемента И, iвторой и третий входы которого подключены соответственно к вькоду элемента НЕ и к седьмому входу блока, входы второго триггера соединены соответственно с п тым входом блока и с первым выходом второго сдвигающего регистра, выходы которого с второго по шестой подключены соотвественно к входам первого элемента ИЛИ, выход которого подключен к первым входам элементов И второй группы, выходы которых и выходы элементов И первой группы вл ютс дес тым выходом блока, вторые входы элементов И первой группы :оединены с восьмым входом блока, первый и второй входы первого триггера соединены соответственно с первым вьжодом первого сдвигающего регистра и с выходом третьего элемента И, входы четвертого элемента И соединены с третьим и четвертым входами блока входы второго элемента ИЛИ соединены с третьим и шестьм входами блока, выход четвертого элемента И подключен к первому входу третьего триггера, второй вход третьего триггера и перва группа входов регистра соединены с выходом третьего элемента. ИЛИ, выход третьего триггера вл етс п тым выходом блока , выход второго элемента ИЛИ подключен к первым входам элементов И третьей группы, вторые входы которых соединены с вторьм входом блока выходы элементов И третьей группы соединены с второй группой входов регистра, выходы которого подключены соответствейно к вторым входам элементов И второй группы, первый вход блока подключен к первому входу третьего элемента И, второй вход которого и первый выход блока соединены с седьмьм выходом второго сдвигающего регистра, второй, третий , четвертый, п тый и шестой выходы которого соединены соответственно с первыми входами четвертого и п того элементов ИЛИ, с седьмым, третьим и четвертым выходами блока , второй выход первого сдвигающего регистра соединен с восьмым выI ходом блока и с вторым входом четi вертого элемента ИЛИ, вькод которого вл етс шестым выходом блока, третий и четвертый выходы первого сдвигающего регистра соединены соответственно с дев тым выходом блока и с вторым входом п того элемента ИЛИ, выход которого Явл етс вторым выходом блока, блок переполнени содержит триггер, усилитель, звуковой сигнализатор, группу элементов И, регистры, индикатор и Элемент коммутации , причем выход элемента коммутации подключен к первому входу триггера и к первым входам регистров вторые входы кото;рых соединены соответственно с выходами группы элементов И, первые входы которых соединены с управл ющим входом блока, а вторые входы подключены к информационному входу блока, выходы регистров подключены соответственно к входам дешифратора, выходы которого подключены соответственно к входам .индикатора, второй вход триггера соединен с информационным входом блока , выход триггера через усилитель .подключен к входу звукового сигнализатора , блок приема уточненного байта состо ни содержит группы элементов И, регистры, элементы ИЛИ,the second input of the second element And, the third input of which is connected to the first output of the second trigger, the output of the second element And is connected to the input of the second shift register, the second output of the second trigger is connected to the first input of the third element And, the second and third inputs of which are connected respectively to the code of the NOT and to the seventh input of the block, the inputs of the second trigger are connected respectively to the fifth input of the block and to the first output of the second shift register, the outputs of which from the second to the sixth are connected respectively to the inputs The first element OR, the output of which is connected to the first inputs of elements AND of the second group, whose outputs and outputs of elements AND of the first group are the tenth output of the block, the second inputs of elements AND of the first group: are connected to the eighth input of the block, the first and second inputs of the first trigger are connected respectively, with the first output of the first shift register and with the output of the third element AND, the inputs of the fourth element And are connected to the third and fourth inputs of the block, the inputs of the second element OR are connected to the third and six inputs of the block, output h The fourth element And is connected to the first input of the third trigger, the second input of the third trigger and the first group of inputs of the register are connected to the output of the third element. OR, the output of the third trigger is the fifth output of the block, the output of the second element OR is connected to the first inputs of elements AND of the third group, the second inputs of which are connected to the second input of the block, outputs of elements AND of the third group are connected to the second group of inputs of the register, the outputs of which are connected correspondingly to to the second inputs of elements AND of the second group, the first input of the block is connected to the first input of the third element I, the second input of which and the first output of the block are connected to the seventh output of the second shift register, the second, third, four the fifth, fifth and sixth outputs of which are connected respectively to the first inputs of the fourth and fifth OR elements, to the seventh, third and fourth outputs of the block, the second output of the first shift register is connected to the eighth high block stroke and to the second input of the fourth element OR, code which is the sixth output of the block, the third and fourth outputs of the first shift register are connected respectively to the ninth output of the block and to the second input of the fifth OR element, the output of which is the second output of the block, the block is full contains a trigger, amplifier, buzzer, group of elements And, registers, indicator and switching element, the output of the switching element connected to the first input of the trigger and to the first inputs of registers the second inputs of which are connected respectively to the outputs of the group of elements And whose first inputs are connected with the control input of the block, and the second inputs are connected to the information input of the block, the outputs of the registers are connected respectively to the inputs of the decoder, the outputs of which are connected respectively to the inputs of the indicator, Torah trigger input coupled to an information input unit, output of flip-flop through the amplifier to the input .Connect buzzer, a receiving unit proximate state byte contains groups of AND gates, registers, or elements,
элемент И, сдвигающий регистр и генератор одиночных импульсов, причем выход генератора одиночных импульсов подключен к первому входу элемета ИЛИ и к первому входу сдвигающего регистра, второй вход которого соединен с выходом элемента И, вход генератора одиночных импульсов и певый вход элемента И подключены к второму входу блока, второй вход элемента И соединен с п тым входом блока, второй вход элемента ИЛИ вл етс управл ющим входом блока, группа входов сдвигающего регистра соединена с первым входом блока, выходы сдвигающего регистра соединены соответственно с первыми входами Элементов И первой группы, вторые входы которых подключены к четвертому входу блока, первые входы элементов И каждой группы, начина с второй, соединены с третьим входом блока, вторые входы подключены к выходу сооответствующего элемента И первой группы, выходы элементов И каждой группы, начина с второй , подключены к первой - группе входов соответствующего регистра, втора группа входов каждого регистра соединена с выходом.элемента ИЛИ выходы регистров вл ютс выходом блока.AND element, a shift register and a single pulse generator, the output of a single pulse generator connected to the first input of the OR element and to the first input of the shift register, the second input of which is connected to the output of the AND element, the input of a single pulse generator and the first input of the AND element connected to the second input the block, the second input of the element AND is connected to the fifth input of the block, the second input of the element OR is the control input of the block, the group of inputs of the shift register is connected to the first input of the block, the outputs of the shift register a are connected respectively with the first inputs of the elements AND of the first group, the second inputs of which are connected to the fourth input of the block, the first inputs of the elements AND of each group, starting with the second, are connected to the third input of the block, the second inputs are connected to the output of the corresponding element AND of the first group, the outputs of the elements And each group, starting with the second one, is connected to the first group of inputs of the corresponding register, the second group of inputs of each register is connected to the output of the element OR the outputs of the registers are the output of the block.
Изобретение относитс к вычислительной технике и может быть использовано дл сбора и первичной обработки статистических данных о работе периферийных устройств электронно-вычислительных машин (ЭВМ), информационно-вычислительных систем, автоматизированных систем управлени , вычислительных центров в процессе их эксплуатации и испытаний.The invention relates to computing and can be used for collecting and primary processing of statistical data on the operation of peripheral devices of electronic computers, computer information systems, automated control systems, computer centers during their operation and testing.
Известно устройство, содержащее .блок ввода данных, узел регистрации временной диаграммы, блок управлени , блок приема, блок буферной пам ти и блок коммутации. Данное устройство позвол ет собирать и обрабатывать данные о работе аппаратуры вычислительных мащин Cl A device is known comprising a data input unit, a timing chart recording unit, a control unit, a reception unit, a buffer memory unit and a switching unit. This device allows you to collect and process data on the operation of the Cl Clutch equipment.
Недостатком этого устройства вл етс необходимость создани в электрических цеп х контролируемых устройств специальных контрольных точек и установки при необходимости в Этих точках специальных датчиков, а также прокладки дополнительных измерительных кабелей от этих контрольных точек и датчиков к устройству контрол , что усложн ет аппаратурную реализацию устройств.A disadvantage of this device is the need to create special control points in electrical circuits of monitored devices and, if necessary, install special sensors at these points, as well as install additional measurement cables from these control points and sensors to the control device, which complicates the hardware implementation of the devices.
Наиболее близким к изобретению по технической сущности и достигаемому результату вл етс система контрол вычислительных машин, содержаща последовательно соединенные модуль сопр жени с каналом ввода-вывода, модуль сбора информации и счетно-решающее устройство. Модуль сопр жени с каналом пред назначен дл приема из канала ввода-вывода данных, адресов, команд и информации о состо нии и содержит шесть входных детекторов (блоки приема) последовательностей этапов прохождени операций ввода-вьгоода, селектор данных, входной регистр и генератор кодов событий. Модуль сбора информации осуществл ет селек цию информации, относ щейс к конкретному периферийному устройству и формирование по каждому периферийному устройству информационных паке тов и содержит восемь приемных регистров , буферньм регистр данных, счетчик байтов данных, блок контрол четности, запоминан цее устройство дл хранени информационных пакетов регистры адресов считывани и записи , блок контрол запоминающего устройства, регистры адреса, комавд и состо ни , дешифратор команд, входной трансл тор, блок сравнени и управлени , выходной блок со схемой управлени и контрол , счетчик выходных записей, регистры адреса и состо ни модул сбора информации Кроме того, модуль сбора информации содержит блоки управлени , с помощь которых задаютс адреса контролируе мьк периферийных устройств, а также типа контролируемых параметров и/шга зоны регистрируемых данных. Счетнорешающее устройство ведет обработку полученных данных. В качестве после него может быть использована ЭВМ или микропроцессор. Рассмотренна , система может осуществл ть сбор и обработку статистических данных о работе периферийных устройств, не затрачива на их выполнение ни ресурсов оборудовани , ни рабочего времени контролируемой ЭВМ С2 . Недостатком данной системы вл етс некотора сложность аппаратурных решений, возникаема из-за многоцелевого назначени системы контрол и разрыва во времени процессов регистрации и обработки информации. Цель изобретени - сокращение затрат оборудовани . Поставленна цель достигаетс тем, что устройство, содержащее блок приема сигналов установлени св зи, блок анализа команд канала. 394 . блок приема адреса, блок приема сигналов передачи абонентом байта состо ни , блок приема сигналов окончани операции ввода-вывода, первые и вторые входы которых соединены соответственно с первым и вторым управл к цими входами устройства, третий вход блока анализа команд канала соединен с первым информационным входом устройства, тре-Гий вход блока приема адреса и первый вход блока анализа основного байта состо ни соединены с вторым информационным входом устройства, выход дешифратора соединен с первым входом блока пам ти, содержит блок приема уточненных байтов состо ни , блок Iуправлени регистрацией, блок счетчиков ошибок, блок переполнени и блок вывода информации об ошибках, причем первый выход блока приема сигналов установлени св зи соединен с четвертым входом блока анализа команд канала, п тый вход которо го, третий вход блока приема сигна ,пов установлени св зи, четвертый вход блока приема адреса и первый вход блока приема уточненньпс байтов состо ни соединены с первым |Выходом блока приема сигналов окон (чани операцией ввода-вывода, второй выход блока приема сигналов установлени св зи соединен с п тым входом блока приема адреса, с третьим входом блока приема сигналов передачи абонентом байта состо ни , с первьм входом блока управлени регистрацией, третий выход блока приема сигналов установлени св зи соединен с шестым входом блока приема адреса и с вторым входом блока анализа основного байта состо ни , первый выход блока анализа команд канала соединен с четвертым входом блока приема сигналов передачи абонентом байта состо ни и с третьими входами блока анализа основного байта состо ни и блока приема сигналов окончани операции ввода-вывода, а второй выход соединен с четверым входом блока приема сигналов окончани операций ввода-вывода и с вторым входом блока приема уточненных байтов состо ни , третий вход которого соединен с вторым информационным входом устройства, выход блока приема адреса соединен с вторым входом блока управлени регистрацией , первый выход блока приема сигналов передачи абонентом байта состо ни соединен с четвертыми входами блоков анализа основного байта состо ни и приема уточненных байто состо ни , второй выход соединен с п тым входом блока приема уточнен ных байтов состо ни , третий выход соединен с п тым входом блока анали за основного байта состо ни , четвертый выход подключен к третьему входу блока управлени регистрацией выкод блока анализа основного байта состо ни соединен с п тым входом блока приема сигналов окончани операций ввода-вывода и с четвертым входом блока управлени регистрацие п тый, шестой, седьмой и восьмой входы которого соединены Соответственно с вторым и третьим выходами блока приема сиУ-налов окончани операции ввода-вывода и с первым и вторым выходами блока вьюода информации об ошибках, выхода блока управлени регистрацией с первого по дес тый соединены соответственно с управл ющими входами блока прие ма уточненных байтов состс ни , блока пам ти, блока счетчиков ошибок , блока вьюода информации об ошибках,. дешифратора и блока переполнени , информационный вход блока переполнени подключен к первому выходу блока счетчиков ошибок, первый и второй входы которого соединены соответственно с выходами блока пам ти и блока приема уточненны байтов состо ни , второй выход блока счетчиков ошибок соединен с вторьнч входом блока пам ти и с информационным входом блока,вьюода ин формации об ошибках, причем блок приема сигналов установлени св зи содержит элементы И, ИЛИ, триггеры и генератор одиночных импульсов, вход которого соединен с выходом элемента ИЛИ, а выход вл етс вторьы выходом блока, выход элемента ИЛИ подключен к третьему выходу блока, входы элемента ИЛИ соединены соответственно с выходами первого и второго триггеров, выход перво го триггера подключен к второму выходу блока, первые входы первого и второго триггеров соединены соответ ственно с выходами первого и второг элементов И, вторые входы подключены к третьему входу блока, первый и второй входы первого элемента И и первый вход второго элемента И соед 39 С первым вхчодом , второй которого П(щкл1в4:в № к v iPfbetty входу первого в и« второму и третьему входам второго элемента И, блок анализа команд канала содержит триггер, схему сравнени , узел набора кодов, элемент И, группу элементов.И, причем перв1ле юсоды элементов И группы подк вочены к третьему входу блока, вторые «aojof соединены с выходом элемента И, выходы группы элементов И и вькоды узла набора кодов соединены соответственно с входами схемы сравнени , выход которой подключен к первому входу триггера, второй вход которого вл етс п тьв4 входом блока, первый и второй выкоды триггера вл ютс соответственно первым и вторым выходами блока, входы элемента И вл ютс соответственно первым, вторьи и четвертым входами блока, блок приема сигналов передачи абонеитЬм байта состо ни содержит элемёйты И, НЕ и элемент ШШ, прич вьиод элемента ИЛИ вл етс третьим выходом блока, входы элемента ИЛИподключв ны соответственно к первбго и второго элементов И и к третьему входу блока, выходы третьего и четвертого элементов И подключены соответственно к второму и первому выходам блока, входы п того элемента И соединены соответственно с выходом третьего элемента И и с четвертин ВХОДОМ блока, выход п того элемента И вл етс четвертым выходом блока, первый вход блока соединен с входами первого, второго и третьего элементов НЕ, в первыми входами первого и третьего элементов И, с первым и BTopbiM входами второго элемента И, второй вход блока соединен с вторым и третьим входами первого элемента И, с первьм и вторым входами четвертого элемента И, с третью входом второго элемента И и с вторым входом третьего элемента И, третий вход которого подключен к выходу третьего элемента НЕ, трет и четвертый входы четвертого элемента И соединены соответственно с выходами первого и второго элементов НЕ, блок анализа основного байта состо ни в устройстве соде1йкит два элемента И и триггер, причем выход триггера вл етс выходом бjfока, первый ВХ0Д первого элемента И вл етс первьм входом блока, второй, третийThe closest to the invention in technical essence and the achieved result is a computer control system comprising serially connected interface module with input / output channel, information collection module and computing device. A channel interface module is designed to receive data, addresses, commands, and status information from an I / O channel and contains six input detectors (receive blocks) of sequences of steps of input-output operations, a data selector, an input register, and an event code generator. . The information collection module selects information related to a specific peripheral device and generates information packets for each peripheral device and contains eight receiving registers, a buffer data register, a data byte counter, a parity check block, a memory device for storing information packages. read and write addresses, memory control unit, address registers, command and status registers, command decoder, input translator, comparison and control unit , output block with control and monitoring circuit, output record counter, address registers and status of the information collection module In addition, the information collection module contains control blocks with the help of which addresses of controlled peripheral devices are set, as well as the type of monitored parameters and / n zone recorded data. The computer is processing the received data. As after it can be used by a computer or microprocessor. Considered, the system can collect and process statistical data on the operation of peripheral devices, not spending on their performance nor equipment resources, nor the working time of the controlled computer C2. The disadvantage of this system is some complexity of hardware solutions, arising from the multipurpose purpose of the monitoring system and the time lag in the processes of recording and processing information. The purpose of the invention is to reduce equipment costs. The goal is achieved by the fact that a device containing a communication reception signaling unit, a channel command analysis unit. 394. an address reception unit, a subscriber of the status byte subscriber receiving unit, an input / output termination signal receiving unit, the first and second inputs of which are connected respectively to the first and second controls to the device inputs, the third input of the channel command analysis unit is connected to the first information input the device, the third input of the address receiving block and the first input of the main state byte analysis block are connected to the second information input of the device, the decoder output is connected to the first input of the memory block, contains the receive block of the updated status bytes, the registration control I block, the error counter block, the overflow block and the error information output block, the first output of the communication establishment receive block connected to the fourth input of the channel command analysis block, the fifth input of which, the third input the signal receiving unit, communication establishment, the fourth input of the address receiving unit and the first input of the receiving unit, the status bytes updated, are connected to the first | Output unit of the window signal receiving unit (I / O operation, the second output unit reception signals are connected to the fifth input of the address receiving unit, the third input of the subscriber’s state byte signal receiving unit, the first input of the registration control unit, the third output of the communication reception signals receiving unit is connected to the sixth input of the address receiving unit and the second input of the basic state byte analysis block; the first output of the channel command analysis block is connected to the fourth input of the state byte subscriber receiving unit and the third inputs of the basic byte analysis block the state and the block of reception signals of the I / O operation, and the second output is connected to the four input of the block to receive the signals of the end of the I / O operations and to the second input of the receiving block of the specified status bytes, the third input of which is connected to the second information input of the device, the output of the block receiving address is connected to the second input of the registration control block, the first output of the block of receiving signals by the subscriber of the status byte is connected to the fourth inputs of the blocks of analysis of the main status byte and receiving more precise The second output is connected to the fifth input of the receiving block of the updated status bytes, the third output is connected to the fifth input of the analysis block for the main status byte, the fourth output is connected to the third input of the registration control block, and It is connected to the fifth input of the I / O termination signal receiving unit and to the fourth input of the registration control unit the fifth, sixth, seventh and eighth inputs of which are connected respectively to the second and third outputs of the receiver unit The signaling system for terminating an I / O operation and with the first and second outputs of the output unit of the error information, the output of the registration control unit from the first to the tenth are connected respectively to the control inputs of the receiving unit of the updated bytes of the state memory block, the counter unit errors, a block of information about errors,. the decoder and the overflow block, the information input of the overflow block is connected to the first output of the error counters block, the first and second inputs of which are connected respectively to the outputs of the memory block and the receiving block specified by the status bytes, the second output of the block of error counters is connected to the second input of the memory block and with the information input of the block, the error information view, and the block for receiving the signals for establishing the communication contains the elements AND, OR, triggers and a generator of single pulses, the input of which is connected to the output of the element This is OR, and the output is the second output of the block, the output of the OR element is connected to the third output of the block, the inputs of the OR element are connected to the outputs of the first and second triggers respectively, the output of the first trigger is connected to the second output of the block, the first inputs of the first and second triggers are connected respectively With the outputs of the first and second elements And, the second inputs are connected to the third input of the block, the first and second inputs of the first element And and the first input of the second element And Compound 39 With the first input, the second of which is P (click on 1 in 4) In the second and third inputs of the second element I, the channel command analysis block contains a trigger, a comparison circuit, a code set node, an AND element, a group of elements. And, moreover, the weights of the AND elements are connected to the third input of the block, the second aojof And are connected to the output of the AND element, the outputs of the AND group and the codes of the code set node are connected respectively to the inputs of the comparison circuit, the output of which is connected to the first input of the trigger, the second input of which is five times the input of the block, the first and second trigger codes are The first and second outputs of the block, the inputs of the AND element are respectively the first, second and fourth inputs of the block, the receiving block of the transmission of the aboneite state byte contains the AND elements, the NE element and the SH, the element output signal OR is the third output of the block, the element inputs OR connected to the primary and second elements AND to the third input of the block respectively, the outputs of the third and fourth elements AND are connected respectively to the second and first outputs of the block, the inputs of the fifth And element are connected respectively to the output The third element And with the quarter INPUT of the block, the output of the fifth element And is the fourth output of the block, the first input of the block is connected to the inputs of the first, second and third elements NOT, to the first inputs of the first and third elements And, to the first and BTopbiM inputs of the second element And, the second input of the block is connected to the second and third inputs of the first element And, with the first and second inputs of the fourth element And, with the third input of the second element And and with the second input of the third element And, the third input of which is connected to the output of the third element NOT, t and h the fourth inputs of the fourth element I are connected respectively to the outputs of the first and second elements NOT, the basic state byte analysis block in the device contains two AND elements and a trigger, the trigger output being the output of the first I block of the first element AND of the first element of the block, the second , third
и четвертый входы которого соединены соответственно с входамц второго элемента И, выход которого подключен к второму входу первого элемента И, выход которого соединен с первым входом триггера, второй вход которого вл етс п тьм входом блока, блок приема сигналов окончани операций ввода-вьтода содержит элементы И, ИЛИ, НЕ, iзадержки. Причем первый вход Ьлока соединен с входом первого элемента НЕ, с первыми входами первого, второго и третьего элeмёнtoв И, второй вход блока подключен к входу второго элемента НЕ, выход которого соединен с вторыми входами первого, второго и третьего элементов И, третьи входы которых подключены к выходу первого элемента НЕ, выход первого элемента И подключен к первым входам четвертого и п того элементов И выходы второго и третьего элементов И соединены соответственно с певым и «зторьм входами первого элемента ИЛИ, второй вход четвертогр элемента И соединен с третьим вхо-г дом блока, выход четвертого элемента И соединен с третьим входом первого элемента ИЛИ и с первым входом шестого элемента И, второй вход которого соединен с п тым входом блока, второй вход п того элемента И вл етс четвертым входом блока , выход шестого элемента И соединен с. первьм -входом второго элемента ИЛИ, выход которого вл етс вторым выходом блока, выход п того элемента И подключен к третьему выходу блока, к второму входу второ го элемента ИЛИ и к входу элемента задержки, вьпсод которого подключен к четвертому входу первого элемента RIffi, выход которого вл етс первым . выходс, блока, блок управлени регистрацией содержит И, ИЛИ, НЕ, триггеры, группы элементов И, регистр, сдвигаю1ф1е регистры и генератор тактовых импульсов, причем выход генератора тактовых им- ; пульсов подключен к входу элемента НЕ и к первым входам первого и второго элементов И, в.ыход первого элемента И соединен с входом первого сдвигающего регистра, второй вход первого элемента И и первые входы элементов И первой группы сое динены с выходом первого триггера, второй выход которого подключен кand the fourth inputs of which are connected respectively to the inputs of the second element I, the output of which is connected to the second input of the first element I, the output of which is connected to the first input of the trigger, the second input of which is the fifth input of the unit, the receiving unit of the input-output operation end signals AND, OR, NOT, i delays. Moreover, the first input of the block is connected to the input of the first element NOT, with the first inputs of the first, second and third elements AND, the second input of the block is connected to the input of the second element NOT, the output of which is connected to the second inputs of the first, second and third elements AND, the third inputs of which are connected to the output of the first element NOT, the output of the first element I is connected to the first inputs of the fourth and fifth elements AND the outputs of the second and third elements I are connected respectively to the first and the third inputs of the first element OR, the second input is a quarter The AND input is connected to the third inlet of the block, the output of the fourth AND element is connected to the third input of the first OR element and to the first input of the sixth AND element, the second input of which is connected to the fifth input of the block, the second input of the fifth AND element is the fourth input block, the output of the sixth element And is connected to. the first input of the second OR element, whose output is the second output of the block, the output of the fifth element AND is connected to the third output of the block, to the second input of the second OR element, and to the input of the delay element whose output is connected to the fourth input of the first RIffi element, output which is the first. output, block, registration control block contains AND, OR, NOT, triggers, groups of AND elements, register, shift registers and clock, and the output of the clock generator is; the pulses are connected to the input of the element NOT and to the first inputs of the first and second elements I, the output of the first element I is connected to the input of the first shift register, the second input of the first element I and the first inputs of elements I of the first group are connected to the output of the first trigger, the second output which is connected to
первому входу второго элемента И, TpeTirii вход которого соединен с первым выходом второго триггера, выход второго элемента И подключен к входу второго сдвигающего регистра , второй выход второго триггера соединен с первым входом третьего элемента И, второй и третий входы которого подключены соответственно к выходу элемента НЕ и к седьмому the first input of the second element And, TpeTirii whose input is connected to the first output of the second trigger, the output of the second element And is connected to the input of the second shift register, the second output of the second trigger is connected to the first input of the third element And, the second and third inputs of which are connected respectively to the output of the element NOT and by the seventh
0 входу блока, входы второго триггера соединены соответственно с п тым входом блока и с первым выходом второго сдвигакщего регистра, выходы которого с второго по шестой 0 to the input of the block, the inputs of the second trigger are connected respectively to the fifth input of the block and to the first output of the second shift register, the outputs of which are from the second to the sixth
5 подключены соответственно к входам первого элемента ИЛИ, выход которого подключен к первым входам элементов И второй группы, выходы которых и выходы элементов И первой 5 are connected respectively to the inputs of the first element OR, the output of which is connected to the first inputs of the elements AND of the second group, the outputs of which and the outputs of the elements AND the first
0 группы вл ютс дес тым выходом блока, вторые входы элементов И первой группы вл ютс дес тым выходом блока, вторые входы элементов И первой Группы соедине5 ны с восьмым входом блока, первь и второй входы первого триггера соединены соответственно «с первым выходом первого сдвигакнцего регистра и с выходом третьего элемента И, Group 0 is the tenth output of the block, the second inputs of the elements of the first group are the tenth output of the block, the second inputs of the elements of the first group are connected to the eighth input of the block, the first and second inputs of the first trigger are connected respectively to the first output of the first shift register and with the release of the third element And,
0 входы четвертого элемента И соединены с третьим и четвертым входами блока, входы второго элемента ИЛИ соединены с третьим и шестым входами блока, выход четвертого элемента И подключен к первому входу третьего триггера, второй вход третьего триггера и перва группа входов регистра соединены с выходом третьего элемента ИЛИ, выход третьего триггера вл етс п тым выходом блока, выход второго элемента ИЛИ подключен к первым входам элементов И третьей группы, вторые входы которых соединены с вторым входом блока, выходы элементов И третьей группы соединены с второй группой входов регистра, выходы которого подключены соответственно к вторым входам элементов И 0 inputs of the fourth element And connected to the third and fourth inputs of the block, the inputs of the second element OR connected to the third and sixth inputs of the block, the output of the fourth element And connected to the first input of the third trigger OR, the output of the third trigger is the fifth output of the block, the output of the second element OR is connected to the first inputs of the AND elements of the third group, the second inputs of which are connected to the second input of the block, the outputs of the elements AND the third her group is connected to the second group of inputs of the register, the outputs of which are connected respectively to the second inputs of the elements And
I торой группы, первый вход -блока подключен к первому входу третьего элемента И, второй вход которого и первьй выход блока соединены с Седьмым выходом второго сдвигакщего регистра, второй, третий, четвертьй , п тый и шестой вых.оды которого соединены соответственно с первыми входами четвертого и п того эле .ментов ИЛИ, с седьмым, третьим и четвертьм выходами блока, второй выход первого сдвигающего регистра соединен с восьмым выходом блока и с вторым входом четвертого элемен та ИЛИ, выход которого вл етс шестым выходом блока, третий и четвертый выходы первого сдвигающего регистра соединены соответственно с ц. выходом блока и с вторым 1ВХОДОМ Питого элемента ИЛИ, выход которого вл етс вторым выходе блока, блок переполнени содержит триггер, усилитель, звуковой сигнализатор , группу элементов И, регист ры, индикатор и элемент коммутации, причем выход элемента коммутации по ключен к первому входу триггера и к первым входам регистров, вторые входы которых сбёдинены соответственно с выходами группы элементов И Первые входы которых соединены с управл ющим входом блока, а вторые входы подключены к информационному входу блока, выходы регистров подключены соответственно к входам дешифратора, выходы которого подклю чены соответственно к входам индика тора,, второй вход триггера соединен с информадионным входом блока, выход триггера через усилитель подключен к входу звукового сигнализатора , блок приема уточненного байта состо ни содержит группы элементов И, регистры, элемент ИЛИ элемент И, сдвигающий регистр и генератор одиночных импульсов, причем выход генератора одиночньт импульсов подключен к первому входу элемента ИЛИ и к первому входу сдви гающего регистра, второй вход;которого соединен с выходом элемента И вход генератора одиночньпс импульсов и первьй вход элемента И подключены к второму входу блока, второй вход элемента И соединен с п тым входом блока, второй вход элемента ИЛИ вл етс управл ющим входом блока, группа входов сдвигающего регистра соединена с первым входом блока, выходы сдвигающего регистра соедине ны соответственно с первыми входами элементов И первой группы, вторые входы которых подключены к четверто му входу блока, первые входы элемен тов И каждой rpynnbi, начина с второй , соединены с третьим входом бл ка , вторые входы подключены к выходу Соответствукщего элемента И 910 первой группы, выходы элементов И каждой группы, начина с второй, подключены к первой группе входов соответствующего регистра, втора группа входов каждого регистра соединена с выходом элемента ИЛИ, выходы регистров вл ютс выходом блока. На фиг, 1 приведена структурна схема устройства на фиг. 2 - функциональна схема блока приема сигналов установлени св зи на фиг. 3функциональна схема блока анализа команд канала на фиг. 4 - функциональна схема блока приема адреса на фиг. 5 - функциональна схема блока приема сигналов передачи абонентом байта состо ни i на фиг.бфункциональна схема блока анализа основного байта состо ни j на фиг. 7 - функциональна схема блока приема сигналов окончани операции ввода-выводаi на фиг. 8 - функциональна схема блока управлени регистрацией j на фиг. 9 - функциональна схема блока счетчиков ошибок; на фиг. 10 - функциональна схема блока переполнени ; на фиг. 11 функциональна схема блока приема уточненных байтов состо ни ; на фиг. 12 - функциональна схема блока вывода информации об ошибках. На фиг. 1-12 обозначены: блок 1 приема сигналов установлени св зи, блок 2 анализа команд канала, блок 3 приема адреса, блок 4 приема сигналов передачи абонентом байта состо ни , блок 5 анализа основного байта состо ни , блок 6 приема сигналов окончани операции вводавывода , блок 7 управлени регистрацией , дешифратор 8, блок 9 пам ти, блок 10 счетчиков ошибок, блок 11 переполнени , блок 12 приема уточненных байтов состо ни , блок 13 вьюода информации об ошибках, св зи 14-48, элемент 49 И, триггер 50, элемент 51 ИЛИ, генератор 52 одиночных импульсов, элемент 53 И, триггер 54, св зи 55-58, элемент 59 И, группа элементов И 60, схема 61 .сравнени , узел 62 набора кодов, триггер 63, св зи 64-67, элемент 68 И, элемент 69 НЕ,элемент И70, группа элементов И 71, регистр 72, элемент 73 ИЛИ, св зи 74-77, элемент И 78, элементы 79, 80 НЕ, элемент 81 И, элемент 82 НЕ, элементы 83-85 И, элемент 86 ШШ, св зи 87-94, элементы 95, 96 И, триггер 97, св зи 98-100, элемент 101 И элемент 102 НЕ, элемент 103 И, элементы 104, 105 ШШ, элементы 106, 107 И, элемент НЕ 108, элементы 109, 110 И, элемент 111 за держки, св зи 112-116, элемент 1Т7 И триггер 118, элемент 119 ИЛИ, групjna элементов И 120, регистр 121, триггер 122, элемент 123 И, гене ратор 124 тактовых импульсов, сдвиганиций регистр 125, элемент 126 ШШ группа элементо.в И 127, элементы 128-130 ИЛИ, элемент 131 И, элемент 132 НЕ, триггер 133, элемент 134 И, гурппа элементов И 135, сдвигающий регистр 136, св зи 137161 , суммирукщий счетчик 162, группа счетчик.ов 163, элемент 164 И, группа элементов И 165, элемент 166 ИЛИ, св зи 167, 168, триггер 169, группа элементов И 170, регистры 171, дешифратор 172, индикатор 173, усилитель 174, звуковой сигнализатор 175, элемент 176 коммутации , св зи 177-181, генератор 182 одиночных импульсов, сдвига ющий регистр 183, элемент 184 ИЛИ, группы элементов И 185,186, регистры 187,элемент 188 И, св зи 189-194, узел 195 задани адреса , элемент 196 коммутации, группы элементов И 197, регистры igg, дешифраторы 199, индикаторы 200, св зи 20Т-203. Устройство работает следующим образом. Все электрические сигналы, цир-. кулирующие между каналом ввода-вывода ЭВМ и периферийными устройства ми, воспринимаютс блоками 1-6 и 12 которые фиксируют различные этапы выполнени очередной операции ввода вьшода и в процессе ее прохождени снимают с информационных шин абонеи та адрес и байты состо ни периферийного устройства, а с информацион ных шин канала - команды, выполн емые этим устройством. При обнаружении байтов состо ни с признаками об ошибках в работе периферийного устройства осуществл етс регистраци ошибок и их хранение в блоке пам ти. Все поле пам ти блока 9 раз делено на отдельные области, количество которых соответствует максимально возможному числу периферийных устройств, подключаемых к данному каналу ввода-вьшода. 3912 Работа устройства начинаетс с фиксировани начала операции ввода-вывода и установлени логической св зи между каналом и каким-либо периферийным устройством с помощью триггера 50 или триггера 54 (фиг.2). Если операци ввода-вывода началась по инициативе канала последовательностью сигналов начальной выборки, то срабатывает триггер 50 от элемента 49 И; и при условии, что на входах последнего имеютс следующие сигналы: по св зи 52 - адрес периферийного устройства (на управл ющие шинах канала), по св зи 56 - разрешение выборки (на управл ющих шинах канала ) и по св зи 57 - работа (на управл кицих шинах абонента). С выхода триггера 50 вьздел етс по св зи 18 сигнал о начальной выборке. Если же операци ввода-вывода нача- -, лась по инициативе периферийного устройства , то срабатывает триггер 54 от злемента 53 И при условии, что на входах последнего имеютс следущие сигналы: по св з м 56 - разрешени выборки (на управл ющих шинах канала), по св зи 57 - работы (на управл ющих шинах абонента) и по св зи 58 - требовани на обслуживание (на управл ющих шинах абонента). Вьпсодные сигналы триггеров 50 и 54 через элемент 51 ШШ поступают на св зь 16 и на вход генератора 52 одиночных импульсов.Импульс, выра|батываёмый этим генератором, постзшает на входы блоков 3, 4 и блока 7 и обнул ет входной регистр 72 блока 3, регистр 121 блока 7 и через элемент 86 ИЖ блока 4 триггер 97 блока 5 (по св зи 27). При одновременном поступлении на вход устройства сигналов управлени по св зи 64 (на управл ющих шинах канала) и адреса по св зи 65 (на управл ющих шинах абонента) и при наличии сигнала на св зи 18 срабатывает элемент 59-И (фиг. 3), выходной сигнал которого открывает элементы И 60 и команда канала, котора установлена каналом в данный момент времени на его информационных шинах, поступает на один из входов схемы 61 сравнени . Схема 61 осуществл ет поразр дное сравнение поступившего кода команды с заранее установленным в узле 62 кодом команды Уточнить состо ние, по которой абонент передает каналу уточненные байты состо ни периферийного устройства, и при совпадени значений этих кодов срабатывает триггер 63 и по.св зи 20 вьщаетс сигнал о наличии команды Уточнить состо ние. Если же код команды канааа не совпадает с заранее установ ленным кодом, то по св зи 21 вьщаетс соответствующий сигнал. При одновременном поступлении на вход устройства сигналов работа по св зи 57 (на управл ющих шинах абонента) и адреса по св зи 65 (на управл ющих шинах ) и отсутствии сигнала управлени по св зи 64 (на управл ющих шинах канала) срабатывает элемент 68 И (фиг.4) и при наличии сигнала установлени логической св зи (по св зи 16) злемент 70 И, выходной сигнал которого открывает элементы И 71 и адрес периферийного устройства, с которым в данный момент времени установлена логическа св зь и осуществл етс операци ввода-вьшода, с информационных шин абонента считываетс в регистр 72, О наличии байта состо ни перифе рийного устройства на информационных шинах абонента сигнализирует выходной сигнал элемента .78 И (фиг по св зи 24. Этот сигнал вырабатываетс при одновременном поступлении на вход устройства сигналов раб ты по св зи 57 (на управл ющих шина абонента) и управлени по св зи 92 (на управл ющих шинах абонента) и отсутствии сигналов управлени по св зи 64 (на управл ющих шинах канала ) и информации по св зи 87 (на управл ющих шинах канала) и поступает на вход элемента 95 И (фиг.6) который при наличии на входе сигна лов по св з м 16 и 21 выдает сигна опроса по св зи 98 бита Сбой в ус тройстве состо ни . Если значение этого бита равно единице, то срабатьюает триггер 97, которьй вьдает по св зи 28 сигнал о сбое в периферийном устройстве, участву щем в данньй момент времени в опер ции ввода-вьшода. О приема байта состо ни периферийного устройства каналом ввода вывода сигнализирует выходной сигнал элемента 81 И (фиг. 5) по св зи 25. Этот сигнап вырабатываетс при одновременном поступлении на 3914 вход устройства сигналов информации по св зи 87 (на управл ющих шинах канала) и управлени по св зи 92 (на управл ющих шинах абонента) и отсутствии сигнала блокировки по.св зи 90 (на управл ющих шинах канала) и поступает на вход элемента. 83 И, который при наличии на его другом входе сигнала lio св зи 21 вьщает по св зи 26 сигнап считывани прин -того адреса периферийного устройства . Этот сигнал через элемент 119 ИЛИ (фиг. 8). открывает группу элементов И 120 и адрес периферийного устройства по св зи 23 заноситс в регистр 121. Одновременно через элемент 117 И срабатывает при наличии по св зи 28 сигнала о сбое в периферийном устройстве триггер 118. Если же канал ввода-вьшода не может прин ть байт состо ни периферийного устройства или имеетс цепочка команд , то срабатывает элемент 85 И или элемент 84 И соответственно. Элемент 85 И срабатывает при условии , что на входе устройства одновременно присутствуют сигналы управлени по св зи 64 (на управл ющих шинах канала), работы по св зи 57 (на управл ющих шинах абонента) и управлени по св зи 92 (на управл ющих шинах абонента), а элемент 84 И - информации по св зи 87 (на управл ющих шинах канала), блокировки по -св зи 90 (на управл ющих , шинах канала) и управлени по св зи 92 (на управл ющих шинах абонента ) . Выходные Сигналы этих элементов через элемент 86 ИЛИ по св зи 27 сбрасывает триггер 97 (фиг. 6). Окончание очередной операции ввода-вывода сигнализируетс выходным сигналом одного из элементов 101, 106, 107 И (фиг. 7). Если байт состо ни прин т каналом ввода-вывода, то сигнал окончани операции вводавывода вырабатываетс элементом 101 И при условии, что на входе устройства имеетс сигнал информации по св зи 87 (на управл ющих шинах канала ) и отсутствуют сигналы разрешени выборки по св зи 56 (на управл ющих шинах канала) и работы по св зи 57 (на управл ющих шинах абонента ). При наличии сигналов по св з м 21 и 28 выходной сигнал элемента 101 И через элементы 110И 103 И и 104 ИЛИ поступает на св зь 29 сигнала регистрации и одновременно через элементы 110 И и 105 ИЛИ на св зь 30 сброса триггера 63 (фиг. 3 регистры 72 (фиг. 4) и сдвигающего регистра 183 (фиг. 11). При наличии сигнала на св зи 20 выходной сигнал элемента 101 И ч,ерез элемент 109 И поступает на.св зь 40 записи адреса периферийного устройства и одновременно через элемент 111 задержки и элемент 105 ИЛИ на св зь 30 сброса . Если байт состо ни отвергнут каналом ввода-вьюода, то сигнал окончани операции ввода-вывода вырабатываетс элементом 106 И при условии, что на входе устройства имеетс сигнал управлени по св зи 64 (на управл ющих шинах канала) и отстутствуют сигналы разрешени выборки по св зи 56 (на управл ющих шинах канала) и работы по св зи 57 (на управл ющих шинах абонента). В случа х экстренного прекращени каналом по каким-либо причинам операции ввода-вывода сигнал окончани вырабатьшаетс элементом 107 И, при этом на входе устройства имеетс сигнал адреса по св зи 55 (на управ л ющих шинах канала) и отсутствуют сигналы разрешени выборки по св зи 56 (на управл ющих шинах канала) и работы по св зи 57 (на управл ющи шинах абонента). Выходные сигналы элементов 106, 107 И через элемент 105 ИЛИ поступают на св зь 30 сброса. На этом процесс приема с информационньБС шин абонента байта состо ни с указателем Сбой в устройстве завершаетс и после установки триггеров 50 и 54 в исходное положе ние сигналом сброс по св зи 30 устройство готово к повторному приему и анализу сигналов на управл ющих и информационных шинах канала и або нента. Регистраци прин той информации осуществл етс независимо от указан ного процесса и начинаетс с момент поступлени сигнала по св зи 29 на вход триггера 122 (фиг. 8). Вькодно сигнал триггера открывает элемент 123 И, и тактовые импульсы с генератора 124 поступают на вход сдвигающего регистра 125. После про хождени первого тактового импульса сигнал, поступающий по св зи 144 через элемент 126 ИЛИ открывает гру пу элементов И адрес перифери 916 ного устройства из регистра Т21 через дешифратор В поступает в блок 9 пам ти. Одновременно через элемент 128 ИЛИ происходит обнуление счетчика 162 и группы счетчиков 163 по св зи 32 (фиг. 9). После прохождение второго тактового импульса через элемент 129 ИЛИ в блок пам ти по св зи 35 вьщаетс команда Читать и информаци , хран ща с в блоке пам ти по данному адресу периферийного устройства, по св зи .36 заноситс в счетчик 162 и группу счетчиков 163. После третьего тактового импульса по св зи 37 вьщаетс сигнал суммировани , который при наличии сигналов на св з х 31 и 39 через элемент 164 И и группу элементов И 165 поступает на счетные входы счетчика 162 и группы счетчиков ошибок 163. Процесс приема уточненных байтов состо ни и вьдачи сигналов по св зи 39 описан ниже. Необходимо отметить , что каждый разр д всех уточненных байтов состо ни имеет свой счетчик ошибок. После прохождени четвертого и п того тактовых импульсов производитс соответЬтвенно обнуление отведенной данному периферийному устройству области пам ти и запись, в эту область содержимого счетчика 162 и группы счетчиков 163 по св зи 38. В шестом такте закрываетс группа элементов И 127, снимаетс адрес с дешифратора 8 и блока 9 и через элемент 130 ИЛИ обнул ютс регистр 121 и триггер 118. В седьмом такте триггер 122 возращаетс в исходное положение и процесс регистрации заканчиваетс . Если в процессе регистрации происходит переполнение какого-либо счетчика, то вырабатываемый этим счетчиком сигнал . через . элемент 166 ИЛИ (фиг. 9) по св зи 42 взводит триггер 169 и открывает элементы 170 (фиг. 10), через которые производитс запись в регистр 171 зарегистрированного адреса периферийного устройства с дальнейшей eto ешифрацией и отображением на индикаторах 173. К выходу триггера 169 подключен через усилитель 174 звуовой сигнал и затор (ревун) 175. лемент 176 предназначен дл сброса световой и звуковой сигнализации переполнении счетчика (счетчиков) шибок. Прием уточненных байтов состо ни производитс при наличии команды канала Уточнить состо ние и осуществл етс блоком 12 (фиг. 11) следующим образом. Сигнал по св зи 20 поступает на вход генератора 182 одиночных импул ьсов, выходной импульс которого устанавливает в единицу первый разр д сдвигающего регистра 183 и через элемент 184 ИЛИ обнул ет регистры 187. Одновременно подготавливаетс элемент 188 И к приему по св зи 25 сиг нала о получении каналом байта состо ни периферийного устройства и первый из группы элементов 185 И, подключенный к первому разр ду сдви гающего регистра 183, к приему по св зи 24 сигнала о наличии байта состо ни периферийного устройства на информационных шинах абонента. 1ри поступлении по св зи 24 указанного сигнала через первый элемент группа элементов И 185 открываетс перва группа элем.ентов И 186 и байт состо ни с информационных шин абонента считываетс в регистр 187. Следукмций за этим сигнал по ср зи 25 через элемент 188 И сда гает в регистре 183 записанную ране единицу из первого во второй разр д , подготавлива таким образом второй элемент группы элементов И 18 к приему сигнала по св зи 24. При повторном поступлении сигнала по св зи 24 уже через второй элемент группы элементов И 185 открываетс втора группа элементов И 186 и бай состо ни с информационных шин абонента считьшаетс во второй ре ,гистр 187. Следующий за этим сигнал по св зи 25 через элемент 188 И сдвигает в регистре 183 единицу из второго в третий разр д, подгота лива таким образом третий элемент группы элементов И 185 к приему сиг нала по св зи 24. Описанный цикл повтор етс до тех пор, пока не буд прин ты все уточненные байты сост|)Я ни данного периферийного устройства . Об окончании приема каналом ввода-вывода всех указанных байтов состо ни и завершени текущей операции ввода-вывода сигнализирует выходной сигнал элемента 101 И (фиг. 7). Услови формировани этого сигнала описаны. Выходной сигнал элемента 101 И через элемент 109 И поступает по св зи 40 через эле3918 мент 119 ИЛИ (фиг. 8) на группу элементов И 120 записи зарегистрированного адреса периферийного устройства и одновременно через элемент 111 задержки и элемент 105 И на св зь 3D сброса. По последнему сигналу очищаетс сдвигающий регистр 183 (фиг. 11). Процесс регистрации прин тых уточненных байтов состо ни осуществл етс блоком 7 (фиг. 8) по сигналу на св зи 29 и протекает указанным способом. После завершени регистрации сигналом по св зи 41 через элемент 184 ИЛИ производитс обнуление регистров 187 (фиг. 11). Количество элементов в группе элементов 185 И, групп элементов И 186, регистров 187 и разр дов сдвигающего регистра 183 устанавливаетс по максимальному числу уточненных байтов состо ни какого-либо периферийного устройства, подключенного к каналу ввода-вывода. Возможна установка меньшего количества указанных элементов, но при этом необходимо учитывать, что последние байты состо ни не будут, прин ты. Вывод зарегистрированной информации об ошибках в работе какого-либо периферийного устройства производитс набором адреса данного устройства в узле 195 (фиг. 12) и нажатием элемента (кнопки) 196.вызова, при этом через элемент 131 И срабатьшает триггер 133, выходной сигнал которого открывает элемент 134 И и группу элементов И 135 (фиг. 8). Установленный в узле 195 адрес периферийного устройства по св зи 33 поступает на дешифратор 8 и далее по св зи 34 в блок пам ти. Тактовые импульсы генератора 124 через элемент 134 И поступают на вход сдвигающего регистра 136. В первом такте производитс обнуление регистpoB 198 (фиг. 12) по св зи 44 и через элемент 128 ИЛИ обнуление счетчика 162 и счетчиков 163 по св зи 32. Во втором такте через элемент 129 ИЛИ осуществл етс считывание из отведенной данному устройству области пам ти информации об ошибках и записи ее в счетчик 162 и группу счетчиков 163. В третьем такте по св зи 45 открываетс группа элементов И 197 (фиг. 12) и информаци с счетчика 162 и группы счетчиков 163 по св зи 38 считьшаетс в регистры 198. Информаци после дешифрации отображаетс на индикаторах 200. В четвертом такте триггер 133 устанавливаетс в исходное положение.В современных информационно-вычислительных системах, автоматизированных системах управлени и вьиислигельных центрах все большее внимание удел етс вопросу сбора статистических данньк о работе оборудовани ЭВМ в том числе и периферийных устройств в процессе их эксплуатации в реальных услови х и различного вида испытаний . Дл этого используютс программные методы регистрации, накоплени , обобщени и вывода статистических данных. Использование же дл этих целей аппаратурных средств исключает неизбежные при программно методе затраты машинного времени и оборудовани ЭВМ, что повьшает производительность вычислительного комплекса, и обеспечивает воэможность про;в едени регистрации и получени статистических данных, не оказыва вли ни на производительную работу каналов ввода-вывода в ЭВМ в целом. Кроме того, аппараIтурные средства обеспечивают независимое выполнение операций по приему , регистрации и выводу информации об ошибках в работе периферийных устройств. Необходимо отметить.The first group, the first input block, is connected to the first input of the third element I, the second input of which and the first output of the block are connected to the Seventh output of the second shift register, the second, third, fourth, fifth and sixth outputs. The odes of which are connected respectively with the first inputs of the fourth and fifth ele. OR, with the seventh, third and fourth block outputs, the second output of the first shift register is connected to the eighth output of the block and the second input of the fourth OR element, the output of which is the sixth output of the block, the third and fourth outputs of the first shift register are connected respectively to the central . the output of the block and the second 1 INPUT of the Feed element OR, whose output is the second output of the block, the overflow block contains a trigger, an amplifier, an audible alarm, a group of AND elements, registers, an indicator and a switching element, the output of the switching element being connected to the first trigger input and to the first inputs of registers, the second inputs of which are combined respectively with the outputs of a group of elements AND The first inputs of which are connected to the control input of the block, and the second inputs are connected to the information input of the block, the outputs of registers Switched respectively to the inputs of the decoder, the outputs of which are connected respectively to the indicator inputs, the second trigger input is connected to the information input of the block, the output of the trigger through the amplifier is connected to the input of the sound signaling device, the receiving block of the updated status byte contains groups of elements And, registers, element OR element, a shift register and a generator of single pulses, with the generator output of a single pulse connected to the first input of the OR element and to the first input of the shift register, the second input; the second is connected to the output of the element And the generator input is a single pulse and the first input of the element AND is connected to the second input of the block, the second input of the element AND is connected to the fifth input of the block, the second input of the element OR is the control input of the block, the first input the input of the block, the outputs of the shift register are connected respectively to the first inputs of the elements AND of the first group, the second inputs of which are connected to the fourth input of the block, the first inputs of the elements AND each rpynnbi, starting from the second, are connected to t The second input of the block, the second inputs are connected to the output of the corresponding element AND 910 of the first group, the outputs of the elements AND of each group, starting with the second, are connected to the first group of inputs of the corresponding register, the second group of inputs of each register is connected to the output of the element OR, the outputs of the registers are block output. FIG. 1 is a block diagram of the device of FIG. 2 is a functional diagram of the communication establishment reception unit in FIG. 3 is a functional diagram of the channel command analysis block in FIG. 4 is a functional block diagram of the address reception block in FIG. 5 is a functional block diagram of a subscriber receiving signals of state i byte in FIG. The functional diagram of the block of analysis of the main byte of state j in FIG. 7 is a functional block diagram of a signal to receive the termination of an I / O operation in FIG. 8 is a functional block diagram of the registration control block j in FIG. 9 - functional block diagram of error counters; in fig. 10 is a functional overflow block diagram; in fig. 11 is a functional block diagram of receiving the updated status bytes; in fig. 12 is a functional block diagram of displaying information about errors. FIG. 1-12 are designated: block 1 for receiving communication signals, block 2 for analyzing channel commands, block 3 for receiving addresses, block 4 for receiving subscriber transmission signals of the status byte, block 5 for analyzing the basic status byte, block 6 for receiving signals for terminating the input-output operation, registration control unit 7, decoder 8, memory block 9, error counter block 10, overflow block 11, refined status byte receiving block 12, error information input block 13, communication 14-48, element 49 AND, trigger 50, element 51 OR, generator 52 single pulses, element 53 AND, trig ep 54, 55-58 communication element 59 and the group of AND gates 60, Scheme 61. comparison, code set node 62, trigger 63, links 64-67, element 68 AND, element 69 NOT, element I70, group of elements AND 71, register 72, element 73 OR, connection 74-77, element AND 78, elements 79, 80 NOT, Element 81 And, Element 82 NOT, Elements 83-85 And, Element 86 W), Connections 87-94, Elements 95, 96 And, Trigger 97, Connections 98-100, Element 101 And Element 102 NOT , element 103 AND, elements 104, 105 ШШ, elements 106, 107 И, element NOT 108, elements 109, 110 И, element 111 for holding, communication 112-116, element 1Т7 AND trigger 118, element 119 OR, group of elements And 120, register 121, trigger 122, element 123 AND, generator of 124 clock pulses, shifts th register 125, element 126 Hilti group elements. in AND 127, elements 128-130 OR, element 131 AND, element 132 NOT, trigger 133, element 134 AND, gurppa elements AND 135, shifting register 136, communication 137161, summing-up counter 162, group counter. 163, element 164 AND, a group of elements AND 165, element 166 OR, communication 167, 168, trigger 169, group of elements AND 170, registers 171, decoder 172, indicator 173, amplifier 174, buzzer 175, switching element 176, communications 177-181, single pulse generator 182, shift register 183, OR element 184, AND 185,186 element groups, registers 187, AND element 188, 189-194 communication, address setting node 195, switching element 196, AND element groups 197, registers igg, decoders 199, indicators 200, communications 20Т-203. The device works as follows. All electrical signals are cir-. The computers between the I / O channel and the peripheral devices are sensed by blocks 1-6 and 12, which record the various stages of performing the next input operation, and during its passage, the address and bytes of the peripheral device are removed from the information buses, and Channel busses are commands executed by this device. Upon detection of status bytes with indications of errors in the operation of the peripheral device, errors are recorded and stored in a memory unit. The entire memory field of the block is divided into 9 separate areas, the number of which corresponds to the maximum possible number of peripheral devices connected to this input and output channel. 3912 The operation of the device begins with fixing the start of the I / O operation and establishing a logical connection between the channel and any peripheral device using trigger 50 or trigger 54 (FIG. 2). If the I / O operation started at the initiative of the channel by a sequence of signals of the initial sample, then the trigger 50 from the element 49 AND is triggered; and provided that the following signals are present on the inputs of the latter: on communication 52, the address of the peripheral device (on the control bus of the channel), on communication 56 - resolution of the sample (on the control bus of the channel) and on communication 57 - operation ( on control tires of the subscriber). From the output of the trigger 50, the initial sampling signal is transmitted over the link 18. If the I / O operation started at the initiative of the peripheral device, then the trigger 54 from the element 53 is triggered. And provided that the following signals are present at the inputs of the latter: via link 56 - the sampling resolutions (on the control buses of the channel) , on communication 57, work (on subscriber control tires) and on communication 58, service requirements (subscriber control tires). The high signals of the flip-flops 50 and 54 through the element SH-51 are fed to the link 16 and to the input of the generator 52 single pulses. The impulse generated by this generator is posted to the inputs of blocks 3, 4 and block 7 and embraces the input register 72 of block 3, register 121 of block 7 and through element 86 of IL of block 4 trigger 97 of block 5 (link 27). When the device simultaneously receives control signals via communications 64 (on control buses of the channel) and addresses via communications 65 (on control buses of the subscriber) and in the presence of a signal on communications 18, element 59-I is activated (Fig. 3), the output of which opens And 60 elements and the channel command, which is set by the channel at a given time on its information buses, is fed to one of the inputs of the comparison circuit 61. Circuit 61 performs a one-to-one comparison of the received command code with the command code specified in node 62 Refine the state in which the subscriber transmits the updated state bytes of the peripheral device to the channel, and when the values of these codes coincide, the trigger 63 and the. Communication 20 indicates the presence of the Refine Status command. If the channel command code does not match the preset code, then the corresponding signal is transmitted via communication 21. When signals enter the device at the same time, the work on communication 57 (on subscriber control buses) and addresses on communication 65 (on control buses) and no control signal on communication 64 (on control buses of the channel) triggered element 68 AND (FIG. 4) and in the presence of a logical connection establishment signal (via connection 16), an And element 70, whose output signal opens And 71 elements and the address of a peripheral device with which a logical connection is currently established and an input-output operation is performed, From the subscriber information bus, it is read into register 72. The presence of the state byte of the peripheral device on the subscriber information buses is signaled by the output signal of the element. 78 AND (FIG. 24). This signal is produced when the device at the same time arrives at the input of the device via communications 57 (on the subscriber's control buses) and control 92 (on the subscriber's control buses) and no control signals 64 (on the control buses of the channel ) and information on communication 87 (on the control busbars of the channel) and is fed to the input of the element 95 AND (Fig. 6) which, when signals are present at the input via connections 16 and 21, generates a 98-bit polling signal Fault in the state device. If the value of this bit is equal to one, then trigger 97 triggers, which, via communication 28, signals a malfunction in the peripheral device involved in this moment in time in the input-output operation. The reception of the status byte of the peripheral device by the input / output channel signals the output signal of the element 81 (FIG. 5) by communication 25. This signal is generated when the device simultaneously receives signals for information on communication 87 (on control buses of the channel) and control on communication 92 (on control buses of the subscriber) and the absence of a block signal on. connection 90 (on the control busbars of the channel) and is fed to the input element. 83 And, which, if there is a lio link 21 signal at its other input, via link 26 reads the read signal of the received address of the peripheral device. This signal through the element 119 OR (FIG. eight). opens a group of elements And 120 and the address of the peripheral device through communication 23 is entered into the register 121. Simultaneously, through element 117 And triggers when there is a signal on failure 28 in the peripheral device, trigger 118. If the input-output channel cannot receive the peripheral device status byte or there is a chain of commands, then the AND element 85 or the AND element 84 is activated, respectively. Element 85 And is triggered on condition that at the input of the device there are simultaneously control signals for communication 64 (on control buses of the channel), work on communications 57 (on control buses of the subscriber) and control of communications 92 (on control buses subscriber), and element 84 And - information on communication 87 (on control busses of the channel), blocking on communication 90 (on control busses of the channel) and control on communication 92 (on control subscriber tires). The output signals of these elements through the element 86 OR via the communication 27 resets the trigger 97 (FIG. 6). The end of the next I / O operation is signaled by the output of one of the elements 101, 106, 107 And (FIG. 7). If the byte is received by the I / O channel, the I / O end signal is generated by element 101 AND provided that there is a communication information signal 87 at the device input (on the control channel buses) and there are no communication enable signals 56 (on the control buses of the channel) and communication work 57 (on the control buses of the subscriber). If there are signals on the links 21 and 28, the output signal of the element 101 AND through the elements 110И 103 AND AND 104 OR enters the connection 29 of the recording signal and simultaneously through the elements 110 AND and 105 OR to the connection 30 resetting the trigger 63 (FIG. 3 registers 72 (FIG. 4) and the shift register 183 (FIG. eleven). If there is a signal in connection 20, the output signal of the element 101 And h, through the element 109 And comes to. communication 40 of recording the address of the peripheral device and at the same time through delay element 111 and element 105 OR to reset connection 30. If the status byte is rejected by the I / O channel, the I / O end signal is generated by element 106 AND provided that a control signal is present at the device input for link 64 (on the control channel buses) and there are no link enable signals 56 (on the control buses of the channel) and work on communications 57 (on the control buses of the subscriber). In case of emergency termination of an I / O operation by the channel for any reason, the termination signal is generated by element 107 And, the device has an address signal for communication 55 (on the control buses of the channel) and no communication enable signals for the device. 56 (on control buses of the channel) and work on communication 57 (on control buses of the subscriber). The output signals of the elements 106, 107 And through the element 105 OR arrive at the connection 30 of the reset. Thereby, the process of receiving status byte subscriber buses with a pointer. The device malfunctions are completed and after the triggers 50 and 54 are reset to the initial position with a signal, the reset by communication 30 is ready for the device to re-receive and analyze signals on the control and information channels of the channel and abo nent The registration of the received information is carried out independently of the indicated process and begins from the moment of arrival of the signal via communication 29 to the input of the trigger 122 (Fig. eight). In addition, the trigger signal opens element 123 AND, and the clock pulses from the generator 124 are fed to the input of the shift register 125. After the first clock pulse has passed, the signal arriving via link 144 through element 126 OR opens a group of elements AND the address of the periphery 916 of the device from register T21 through the decoder B enters memory block 9. At the same time, through the element 128 OR, the counter 162 and the group of counters 163 by communication 32 are reset (FIG. 9). After the second clock pulse has passed through the element 129 OR, the Read command is sent to the memory block via communication 35, and the information stored in the memory block at this address of the peripheral device is communicated. 36 is stored in counter 162 and counter group 163. After the third clock pulse, communication 37 introduces a summation signal, which, if there are signals on connections 31 and 39, through element 164 AND and the group of elements AND 165, goes to the counting inputs of counter 162 and group of error counters 163. The process of receiving updated status bytes and outputting signals over communication 39 is described below. It should be noted that each bit of all updated status bytes has its own error counter. After passing through the fourth and fifth clock pulses, the memory area allocated to this peripheral is reset to zero and the contents of the counter 162 and the counter group 163 are connected via communication 38. In the sixth cycle, the group of elements AND 127 is closed, the address is removed from the decoder 8 and block 9, and through the element 130 OR the register 121 and the trigger 118 are zeroed. In the seventh clock cycle, the trigger 122 returns to its original position and the registration process ends. If the registration process overflows any counter, then the signal generated by this counter. through . element 166 OR (FIG. 9) through communication 42, cocks trigger 169 and opens elements 170 (FIG. 10), through which a record is made in the register 171 of the registered address of the peripheral device with further eto decoding and display on the indicators 173. To the output of the trigger 169 is connected through the amplifier 174 sound signal and the jam (howler) 175. Item 176 is designed to reset the light and sound alarms that the counter (s) of errors have an overflow. The reception of the updated status bytes is carried out with the command of the channel Refine state and is carried out by block 12 (FIG. 11) as follows. The signal over link 20 is fed to the input of a single impulse generator 182, the output pulse of which establishes the first bit of the shift register 183 and through element 184 OR embraces the registers 187. At the same time, element 188 is being prepared for receiving by communication 25 a signal that the channel received a byte of the state of the peripheral device and the first of the group of elements 185 AND connected to the first discharge of the shift register 183 for receiving 24 byte about the presence of a byte No peripheral device on the subscriber's information buses. In the flow of the indicated signal through link 24 through the first element, the element group 185 and the first group of elements ale. Both 186 and the status byte from the subscriber data bus are read into register 187. Following this, the signal is sent in time 25 through element 188, and in register 183 it transfers the unit recorded from the first to the second digit to the wound, thus preparing the second element of the group of elements 18 to receive the signal via communication 24. When the signal is re-received via the link 24, the second group of elements And 186 is already opened through the second element of the And 185 group of elements, and the status bus from the subscriber's information buses is found in the second re, Gist 187. The next signal in connection 25 through element 188 And shifts in register 183 unit from the second to the third bit, thus preparing the third element of the group of elements And 185 to receive signal in connection 24. The described cycle repeats until all updated bytes are received |) I do not have this peripheral device. The end of the I / O reception of all specified bytes of state and the completion of the current I / O operation are signaled by the output signal of the AND element 101 (FIG. 7). The conditions for the formation of this signal are described. The output signal of the element 101 And through the element 109 And enters through the link 40 through the element 3918 ment 119 OR (Fig. 8) to the group of elements AND 120 of the recording of the registered address of the peripheral device and at the same time through the element 111 of the delay and the element 105 AND to the connection 3D reset. The last signal clears the shift register 183 (FIG. eleven). The registration process of the received updated status bytes is performed by block 7 (FIG. 8) on the signal at communication 29 and proceeds as indicated. Upon completion of the registration by the signal over the link 41, through the OR element 184, the registers 187 are reset (FIG. eleven). The number of elements in the group of elements 185 AND, groups of elements AND 186, registers 187 and bits of the shift register 183 is determined by the maximum number of specified status bytes of any peripheral device connected to the I / O channel. It is possible to install a smaller number of these elements, but it must be borne in mind that the last bytes of the state will not be received. The output of the registered error information in the operation of any peripheral device is performed by typing the address of this device at node 195 (Fig. 12) and by pressing the element (button) 196. call, while through the element 131 And triggers the trigger 133, the output of which opens the element 134 And the group of elements And 135 (Fig. eight). The address of the peripheral device set in the node 195 via the communication 33 is supplied to the decoder 8 and further through the communication 34 to the memory block. The clock pulses of the generator 124 through the element 134 And is fed to the input of the shift register 136. In the first cycle, a register B is reset to 198 (FIG. 12) by communication 44 and through element 128 OR resetting the counter 162 and the counters 163 by communication 32. In the second cycle, through the element 129 OR, the information on the error information and its recording in the counter 162 and the group of counters 163 are read out from the memory area allocated for this device. In the third cycle of communication 45, the group of elements AND 197 is opened (FIG. 12) and the information from the counter 162 and the group of counters 163 through the communication 38 is read into the registers 198. The information after decryption is displayed on indicators 200. In the fourth cycle, the trigger 133 is reset. In modern information and computer systems, automated control systems and mobile centers, more and more attention is paid to the collection of statistical data on the operation of computer equipment, including peripheral devices, during their operation in real conditions and various types of tests. For this, programmatic methods are used to record, accumulate, compile, and output statistical data. The use of hardware for this purpose eliminates the inevitable costs of computer time and computer equipment in the software method, which increases the performance of the computer complex and ensures the possibility of recording and receiving statistical data without affecting the productive work of the I / O channels in Computer as a whole. In addition, the hardware provides for independent execution of operations for receiving, recording and displaying information about errors in the operation of peripheral devices. It should be noted.
доступность и нагл дность вывода статистических данньк, а также легкость получени рассмотренного устройства к каналу ввода-вывода.the availability and consistency of the output of statistical data, as well as the ease of obtaining the considered device to the I / O channel.
Применение устройства позвол ет исключить затраты машинного, времени ЭВМ на регистрацию и накопление информации об ошибках в работе периферийных устройств; затраты на хранение статистических данных во внешней пам ти ЭВМ (как правило, на средствах пр мого доступа) затраты машинного времени ЭВМ на обобщение и вывод статистических данных; затраты на техническое обслуживание части оборудовани ЭВМ, используемого дл сбора и обработки статистических данных.The use of the device allows to exclude the expenses of the machine, computer time for registration and accumulation of information about errors in the operation of peripheral devices; the cost of storing statistical data in the external memory of a computer (as a rule, on the means of direct access) the cost of computer time for a computer to compile and output statistical data; maintenance costs of the computer equipment used to collect and process statistical data.
Кроме того, применение данного устройства позвол ет снизить машинное врем решени основных (пользовательских ) задач за счет исключени из него времени на сбор, обрабоку и вьшод статистических данных, а также увеличить врем использовани оборудовани ЭВМ по пр мому назначению (дл решени основных задач).In addition, the use of this device allows to reduce the machine time for solving basic (user) tasks by eliminating the time for collecting, processing and outputting statistical data from it, as well as increasing the time for using computer equipment for the intended purpose (for solving basic tasks).
фие.{fie. {
sti.srsti.sr
fSfS
ШSh
2ЬЗ2b3
зе/М)Ze / M)
nn
ЗО(бЯб)-67ZO (BYAB) -67
и and
6t6t
f(f (
6262
1515
S7S7
МM
6969
16 (5/} V16 (5 /} V
7070
J0(5n 6}J0 (5n 6}
nWi)nWi)
2222
J уJ y
JULJul
7171
f fj f f f fj f f
7272
- Jfff/77 - jfff / 77
Фаг ЛPhage L
ч«Nh “N
Й Th
M p V M p V
9999
////
.S .S
,,
7/ tf4t;7 / tf4t;
28fii f)28fii f)
Фиг1 28(Sfi25) 2SM 23{Sn 6) ж ML t17 23ft/iS) т-Ц( Ф ПFig.1 28 (Sfi25) 2SM 23 {Sn 6) and ML t17 23ft / iS) t-C (F P
2()2 ()
192192
}}
ШSh
Т т L т fTfar-tr--- --T t L t fTfar-tr --- -
33 (дл 733 (for 7
ЛL
Фиг.ЮFig.Yu
пP
............
.di L.di L
тt
I I
тt
WI-IWWI-IW
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823509869A SU1086439A1 (en) | 1982-11-09 | 1982-11-09 | Device for processing statistical data on hardware performance in computers and computer systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823509869A SU1086439A1 (en) | 1982-11-09 | 1982-11-09 | Device for processing statistical data on hardware performance in computers and computer systems |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1086439A1 true SU1086439A1 (en) | 1984-04-15 |
Family
ID=21035134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU823509869A SU1086439A1 (en) | 1982-11-09 | 1982-11-09 | Device for processing statistical data on hardware performance in computers and computer systems |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1086439A1 (en) |
-
1982
- 1982-11-09 SU SU823509869A patent/SU1086439A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1 Авторское свидетельство СССР № 978155, кл.С 06 F 15/36, 1981. 2. Патент US 4166290, кл. 364-200, кл. G 06 F 11/00, 1979 (прототип). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1593674A (en) | Data processing unit | |
| GB942183A (en) | Improvements in or relating to data processing equipment | |
| SU1086439A1 (en) | Device for processing statistical data on hardware performance in computers and computer systems | |
| GB1471984A (en) | Apparatus for supervising operation of a multiplex system | |
| US4566093A (en) | Continuity check tone detector for use with a digital telecommunication system | |
| SU1751859A1 (en) | Multichannel converter of series-to-parallel code | |
| SU1674132A1 (en) | Device for checking logic units | |
| SU1282108A1 (en) | Interface for linking transducers with electronic computer | |
| SU1238088A1 (en) | Interface for linking computer with using equipment | |
| SU1141418A1 (en) | Interface for linking two computers | |
| SU1254498A2 (en) | Interface for linking two electronic computers | |
| SU1128246A1 (en) | Interface | |
| SU734662A1 (en) | Information receiving device | |
| RU1800646C (en) | Device for representing condition of objects being under control | |
| SU903852A2 (en) | Multi-channel interfacing device | |
| SU1728975A1 (en) | Channel selector | |
| SU1365104A1 (en) | Article-counting device | |
| SU1116547A1 (en) | Device for selecting recurrent synchronizing signal | |
| SU1718257A1 (en) | Device for switching channels of data transmission of monitor automatic-control system | |
| SU1430956A1 (en) | Multichannel signature analyzer | |
| SU1285438A1 (en) | System for controlling gas flow rate | |
| SU1478147A1 (en) | Multiport network parameter meter | |
| SU1695313A1 (en) | External channel unit | |
| SU640284A1 (en) | Command information receiving device | |
| SU1424023A1 (en) | Device for interfacing computer with synchronous data transmission channel |