Изобретение относитс к вычислительной технике и может выть исполь зрвано дл построени арифметичес .ких .и множительных устройств, зующих операции умножени двоичных чисел со сдвигом множител и, суммы частичных произведений на два разр да вправо. Известно устройство дл умножени двоичных чисел со сдвигом множител и суммы частичных произведеНИИ на два разр да вправо, содержащее /11 -разр дный регистр множител , +3) элемент И-ИЛИ, первые разр дные входы которых соединены с соответствующими , вторые - со с лещенными на один разр д вправо пр мыми разр дными выходами регистра множимого , а третьи - с соответствующими инверсными выходами этого.регистра ,(п +3) -разр дный комбинационный сумматор, первые разр дные входы которых соединены с выходами соответствующих элементов И-ИЛИ,(п+З) разр дный регистр накапливающего сумматора, разр дные входы которых соединень(г со сдвинутыми на два разр да влево разр дными выходами сумматора , а выходы - с вторыми разр д ными входами сумматора, сдвиговый на два разр да вправо П-разр дный регистр множител и схему управлени , входы которой соединены с выхо дами первого и второго справа разр дов регистра множител и со старш разр дом регистра суммы частичных произведений, а выход - с.управл ющ мй входами элементов И-ИЛИ tl . Недостатком такого устройства вл ютс большие аппаратурные затра ты на его построение, вызванные использованием элементов И-ИЛИ с трем совпадени ми, однофункционального сумматора и инверсных выходов-ре гистра множимого, усугубл ющиес от сутствием указанных схем при реализации на современной элементной базе средней степени интеграции типа серии 133, а также наличием элемента И-ИЛИ и одноразр дного сумматора в третьем дополнительном разр де и сложностью схемы управлени , опре дел емой нерегул рностью и малым числом склеиваемых функций в таблице истинности ее работы. Наиболее близким к изобретению п технической сущности вл етс устройство дл умножени , содержащее регистр множител , регистр множимог группу элементов И-ИЛИ, регистр час тичных произведений, причем выход -го разр да регистра множимого со единен с первыми входами -го и (i+1)-го элементов И-ИЛИ.группы (,...,h J .h - разр дность операндо вход записи регистра частичных произведений и вход сдвига регистра множител соединены с тактовым входом устройства f2 . Недостатком такого устройства вл ютс большие аппаратурные затраты на его построение, вызванные использованием элементов И-ИЛИ с трем совпадени ми , комбинационного сумматора и инверсных выходов регистра множимого , усугубл ющиес отсутствием указанных узлов при реализации на современной элементной базе средней степени интеграции типа серии элементов 133, а также сложностью схемы управлени , определ емой нерегул рностью и малым числом склеиваний функций в таблицах истинности ее работы . И действительно,, в р ду элементов этой серии отсутствуют элементы И-ИЛИ с трем совпадени ми, а использование имеющихс элементов с четырьм совпадени ми предполагает увеличение аппаратурных затрат. В р ду элементов серии 133 регистровые схемы имеют только по одному пр мому выходу на разр щ, и это обсто тельство вынуждает дл . получени инверсного значени разр дов множимого использовать дополнительные инверторы. Наличие в р ду элементов серии 133 только одного многофункционального арифметико-Логического узла с одновременным переносом и высоким быстродействием предполагает его использование в качестве комбинационного сумматора . Но формирование инверсного зна-г чени множимого дл выч:итани из суммы частичных произведений при помощи вентил с инвертором, в то врем как вычитание реализуетс арифметико-логическим узлом, также избыточно и нерационально. И, наконец , анализ таблицы функционировани схемы управлени показывает, что сигналы управлени элементом И-ИЛИ(прибавление множимого, вычитание множимого, прибавление удвоенного множимого} принимают значени единицы на паре несклеиваемых наборов , а сигналы установки триггера и арифметического сдвига регистра частичных произведений - на нечетном числе наборов, что подтверждаетгромоздкость схемы управлени . Указанна схема реализуетс с помощью элемента ЗИ-ИЛИ, двух 2И-ИЛИ, двух элементов И, одного элемента НЕ. целью изобретени вл етс сокращение количества оборудовани . Поставленна цель достигаетс тем, что в устройство, содержащее регистр множител , регистр множимого , группу элементов ИгИЛИ, регистр частичных произведений, причем выходу -го разр да регистра множимого соединен с первыми входами .с--го H(.i +1) -го элементов И-ИЛИ группы ,...,и; i - разр дность мантис сы перемножаемых чисел), вход запис регистра частичных произведений, вход сдвига регистра множител соединены с тактовым входом устройства , введены сумматор-вычитатель, D -триггер, два элемента неравнозна ности, элемент Hnii-HEV причем пр мой выход Т)-триггера соединен с первым входом первого элемента нера нозначности, второй вход которого соединен с выходом первого разр да регистра множител , выход второго разр да которого соединен с информационным входом)-триггера, с входами первого и второго старших разр дов {регистра частичных произведений , с входом управлени видом операции сумматора-вычитател и с первым входом второго элемента неравно значности, второй вход которого соединен с инверсным выходом Б -триггера , выходы первого и второго элементов неравнозначности соединены соответственно с первым и вторым вх дами элемента ИЛИ-НЕ, выход которого соединен с первыми управл ющими входами элементов И-ИЛИ группы, вто рые управл ющие входы которьох соеди нены с первым входом элемента ИЛИНЕ , выходы группы, элементов И-ИЛИ соединены соответственно с информационными входами первой группы с.умматора-вычитател , информационнее входы второй группы которого соединены сооа ветственно с выходами регист ра частичных произведений, выходы первого и второго старших разр дов сумматора-вычитател соединены соответственно с входами второго и .пе вого младших разр дов регистра множител , выходы с 4--ГО ПО(1+1)-Й разр ды сумматора-вычитател соединены соответственно с входами с пер вого по (i-1) -и разр ды регистра частичных произведений( .3,...,i) , вход синхронизации D -триггера соединен с тактовым входом устройства. В устройстве производитс выполнение сложени суммы частичных произведений с нулем, с множимым, с удвоенным множимым или вычитание из суммы частичных произведений нул , множимого, удвоенного множимого, что позвол ет изменить алгоритм выполнени операции умножени в .соответствии с таблицей. Из таблицы видно, что сигналы уп равлени сложением, установки в нол D -триггера и старших разр дов регистра частичных произведений прини мают значение единицы на всем набо, ре аргументов, в котором второй раз р д множител равен нулю, сигналы управлени вычитанием, установки в единицуВ -триггера и старших разр дов регистра частичных произчедений инверсны предыдущему сигналу, сигнал передачи множимого на вход сумматора-вычитател принимает значение единицы на наборе аргументов, равном неравнозначности первого разр да множител и состо ние) -триггера, а сигнал управлени удвоенного множимого инве)сен предыдущему сигналу, кроме набора, соответствующего равнозначности 2-го разр да регистра нножител и состо ни )-триггера. Дл построени схем управлени в соответствии с данной таблицей использован в качестве дополнительного триггера триггер с динамическим управл ющим входом, а также два элемента неравнозначности и элемент ИЛИ-НЕ. На чертеже представлена структурна схема устройства дл умножени . Устройство дл умножени содержит регистр 1 множимого, группу элементов 2 И-ИЛИ, регистр 3 частичных произведений , регистр 4 множител , сумматор-вычитатель 5,D -триггер б, вход 7 синхронизации)-триггера, элементы 8 и 9 неравнозначности, элемент ИЛИ-НЕ 10, выход 11 второго разр да регистра 4 множител , инверсный выход 12 триггера б, пр мой выход 13 триггера б, выход 14 первого разр да регистра 4 множител , вход 15 записи регистра 3 частичных произведений , вход 16 сдвига регистра 4 множител , тактовый вход 17 устройства . Устройство дл умножени двоичных чисел со сдвигом множител и суммы частичных произведений на два разр да вправо работает следующим образом., . После выполнени ( -го такта операции умножени (i 1,2, .. . ,п/2; п - разр дность мантиссы пёремножаемьюс чисел; четное) в регистре 1 множимого хранитс двоичный код множимого, в регистре 3 частичных произведений и в 2 i старших разр дах регистра 4 множител - код f-ой суммы частичных произведений, в(и -2i) младших разр дах регистра 4 множител - старшие разр ды кода множител и в D -триггере 6 - признак корректировки множител (перед умножением в регистре 3 частичных произведений и1) триггере б хранитс код нул , а в регистре множител - код множител ). Если состо ни Б -триггера б и 1-го и 2-го разр дов регистра 4 множител соответствуют КОДУ 000j необходимо выполнить умножение множимого на ноль и сложение полученного результата с суммой частичных произведений. В этом случае на входы элемента 8 неравнозначности с выхода 11 второго разр да регистра 4The invention relates to computing and can be used to build arithmetic and multiplying devices, multiplying the binary numbers with a factor shift and the sum of the partial products two times to the right. A device is known for multiplying binary numbers with a shift of the multiplier and the sum of partial products two digits to the right, containing the / 11-bit multiplier register, +3) the AND-OR element, the first bit inputs of which are connected to the corresponding one bit to the right of the direct bit outputs of the register of the multiplicand, and the third with the corresponding inverse outputs of this register, (n + 3) -digit combinational adder, the first bit inputs of which are connected to the outputs of the corresponding AND-OR elements, ( p + w) p The memory register of the accumulating adder, the bit inputs of which are connected (r with the bit outputs of the adder shifted by two bits to the left, and the outputs with the second bit inputs of the adder, two right shift of the adder U-bit register multiplier and circuit controls whose inputs are connected to the outputs of the first and second bits of the register of the multiplier and with the highest register of the register of the sum of partial products, and the output is controlled by the inputs of the AND-OR elements tl. The disadvantage of such a device is the large hardware expenditures on its construction, caused by the use of AND-OR elements with three matches, a one-function adder and inverse multiplier-register outputs, aggravated by the absence of these circuits when implemented on a modern elemental base of medium integration type the 133 series, as well as the presence of an AND-OR element and a one-bit adder in the third additional discharge and the complexity of the control circuit determined by the irregularity and the small number of adhered f nktsy truth table in its work. The closest to the invention of the technical essence is a device for multiplying, containing a multiplier register, a multiplier register, a group of AND-OR elements, a partial product register, with the output of the th bit of the multiplicative register connected to the first inputs of the ith and (i + 1 ) th elements of the AND-OR.group (, ..., h J .h is the width of the operand input of the register of partial products and the input of the shift of the multiplier register are connected to the clock input of the device f2. The disadvantage of such a device is build in called using AND-OR elements with three coincidences, a combinational adder and inverse outputs of the register of multiplicand, aggravated by the absence of these nodes when implemented on a modern elemental base of moderate integration type of a series of elements 133, as well as the complexity of the control circuit defined by irregularity and small the number of gluing functions in the truth tables of its work. Indeed, in a number of elements of this series there are no AND-OR elements with three matches, and the use of existing elements with Four coincidences suggest an increase in hardware costs. In the series of elements of the 133 series, register circuits have only one direct output per bit, and this circumstance compels dl. To obtain the inverse value of multiplicable bits, use additional inverters. The presence in the series of elements of the 133 series of only one multifunctional arithmetic-logical node with simultaneous transfer and high speed suggests its use as a combinational adder. But the formation of the inverse multiplier value for subtracting: from the sum of partial products using a gate with an inverter, while subtraction is realized by an arithmetic logic node, is also redundant and non-rational. And finally, an analysis of the control scheme operation table shows that the AND-OR element control signals (multiplication, subtraction, multiplication, duplicate multiplication} take unit values on a pair of non-glued sets, and the trigger setting and arithmetic shift register of the partial products register - on odd the number of sets, which confirms the cumbersome control circuit. This scheme is implemented using the element ZI-OR, two 2I-OR, two elements AND, one element NOT. The goal is achieved by the fact that the device containing the multiplier register, multiplicable register, IgILI group of elements, the register of partial products, and the output of the th digit of the multiplicable register are connected to the first inputs .c of H (.i +1) -th elements of AND-OR group, ..., and; i is the width of the mantis of the multiplied numbers), the input is a record of the register of partial products, the input of the shift of the multiplier register is connected to the clock input of the device, the adder-subtractor is entered, D is trigger, two elements unequal In addition, the element Hnii-HEV and the direct output of the T) trigger is connected to the first input of the first non-significant element, the second input of which is connected to the output of the first bit of the multiplier register, the output of the second bit of which is connected to the information input of the trigger, the inputs of the first and second high-order bits of the register of partial products, with the control input of the type of operation of the adder-subtractor and with the first input of the second element unequally significant, the second input of which is connected to the inverse output of the B trigger, the outputs of the first and second Inequality elements are connected respectively to the first and second inputs of the OR-NOT element, the output of which is connected to the first control inputs of the AND-OR elements, the second control inputs of which are connected to the first input of the ILINE element, the outputs of the group, the AND elements OR are connected respectively to the information inputs of the first group of the subtractor, the informational inputs of the second group of which are connected, respectively, with the outputs of the register of partial products, the outputs of the first and second higher digits of the sums the subtractor is connected respectively to the inputs of the second and lower low bits of the multiplier register; the outputs from 4 - GO PO (1 + 1) -Y bits of the subtractor are connected respectively to the inputs from the first to the (i-1) - and bits of the register of partial products (.3, ..., i), the synchronization input of the D trigger is connected to the clock input of the device. The device performs the addition of the sum of partial products with zero, multiplicand, doubled multiplicative or subtraction from the sum of partial products zero, multiplicand, double multiplicand, which allows you to change the algorithm for performing the multiplication operation in accordance with the table. The table shows that the addition control signals, the settings in the zero of the D-trigger and the upper bits of the partial product register register take the value of one for the whole set, re of the arguments, in which the second time the multiplier is zero, the control signals for the subtraction, the settings in unit V - trigger and higher bits of the register of partial productions are inverse to the previous signal, the signal transmitting the multiplier to the input of the adder-subtractor takes the value of one on the set of arguments equal to the unequality of the first digit of the multiplier and composition of) -triggera and twice the multiplicand control signal inve) September previous signal set apart corresponding equivalence 2nd discharge nnozhitel and register state) -triggera. For building control schemes in accordance with this table, a trigger with a dynamic control input, as well as two unequivalence elements and an OR NOT element are used as an additional trigger. The drawing shows a block diagram of a multiplier. The device for multiplying contains a register of 1 multiplicand, a group of elements 2 AND-OR, a register of 3 partial products, a register of 4 multipliers, an adder-subtractor 5, a D-trigger, a synchronization input 7) -trigger, elements 8 and 9 unequalities, an element OR- NOT 10, output 11 of the second register bit 4 multiplier, inverse output 12 of trigger b, direct output 13 of trigger b, output 14 of the first bit of register 4 multiplier, input 15 of the register entry 3 partial products, input 16 of the register shift 4 multiplier, clock input 17 of the device. The device for multiplying binary numbers with a shift of the multiplier and the sum of partial products by two digits to the right works as follows.,. After the execution of the (th cycle of the multiplication operation (i 1,2, ..., p / 2; n is the width of the mantissa of the numbers to be multiplied; even), the multiplicand binary code is stored in the 1 register of the multiplicand, in the register of 3 partial products and in 2 i the higher bits of register 4 multiplier are the code of the f-th sum of partial products, in (and -2i) the lower bits of register 4 multipliers are the high bits of the multiplier code and in D-trigger 6 there is a sign of the multiplier adjustment (before multiplying in register 3 partial works and 1) trigger b is stored code zero, and in the multiplier register - the multiplier code). If the states of the B-Trigger B and 1st and 2nd bits of Register 4 multipliers correspond to CODE 000j, multiply the multiplied by zero and add the result with the sum of the partial products. In this case, the inputs of the element 8 inequality from the output 11 of the second bit of the register 4
мно,жител и с инверсного выхода 121У -триггера 6 поступгиот сигнсшы разной пол рности, в агодар чему .элемент 8 неравнозначности формирует разрешак 4ий сигнал« Сигнал с выхода элемента 8 неравнозначности поступает на вход элемента ИЛИ-НБ 10, независимо от значени на втором его входе инвертируетс и, поступа на вторые управл ющие входы элемента 2 И-ИЛИ, запрещает прохождение сигналов , поступающих на вторые разр днне входы этих элементов с выходов регистра 1 множимого и соответствующих удвоенному значению множимого, на вход элемента 2 И-ИЛИ. На входы элемента 9 нара внозначности с выхода 14 первого разр да регистра 4 множител и с пр мого выхода 13 триггера 6 поступают сигналы одинаковой пол рности, благодар чему элемент 9 формирует запрещающий сигнал. Этот сигнал, поступа на первые управл ющие входы элементов 2 И-ИЛИ, запрещает прохождение сигналов, поступающих на первые разр дные входы элементов 2 И-ИЛИ с выходов регистра 1 множимого и соответствующих значению кода множимого на входы -.элементов 2 И-ИЛИ. Сигналы с выхода элементов И-ИЛИ, соответствующие коду нул- , поступают на первые разр дные входы сумматора-вычитател 5, lid вторые разр дные входы которого поступают с выходов регистра 3 частичных произведений сигналы,.соответствующие коду старших разр дов суммы частичных произведений. Сумматор-вычитатель 5 в соответствии с нулевым значением сигнала на его управл ющем входе, поступающим с выхода 11 второго разр да регистра 4 множител , складывает коды нул и старших разр дов суммы частичных произведений. Сигналы, соответствующие этой сумме, с выходов cyNOwaTOра-вычитател 5 поступают на входы младших разр дов регистра 3 частичных произведений и двух старших разр дов регистра 4 множител . На входы двух старших разр дов регистра 3 частичных произведений и на информационный вход D-триггера 6 поступает сигнал, соответствующий коду нул ,с выхода 11 второго разр да регистра 4 множител . По переднему фронту импульса, по тупающего на входы 7, 15, 16,производитс запись нул вD-триггер бив два старших разр да регистра 3 частичных произведений, запись кода (+1)-ой суммы частичных произведений в остальные разр ды регистра 3 частичных произведений и в два старших разр да регистра 4 множител и сдвиг содержимого регистра 4 множитев на два разр да вправо.many residents and from the inverse output 121U of the trigger 6 of the signals of different polarity, in which the element 8 of inequality generates the 4th signal allowing the signal "The output from the element 8 of inequality is fed to the input of the element OR-NB 10, regardless of its value the input is inverted and, entering the second control inputs of element 2 AND-OR, prohibits the passage of signals arriving at the second bits of the inputs of these elements from the outputs of register 1 multiplicand and corresponding to twice the value of the multiplicand, to the input of element 2 AND- LEE. The inputs of the 9th time element from the output 14 of the first bit of the register 4 multiplier and from the direct output 13 of the flip-flop 6 receive signals of the same polarity, whereby the element 9 forms a inhibitory signal. This signal, arriving at the first control inputs of elements 2 AND-OR, prohibits the passage of signals arriving at the first digit inputs of elements 2 AND-OR from the outputs of register 1 of the multiplicand and corresponding to the value of the code of the multiplicand to the inputs -.elements 2 AND-OR. The signals from the output of the AND-OR elements corresponding to the zero-to code arrive at the first bit inputs of the adder-subtractor 5, lid whose second bit inputs come from the outputs of the register of 3 partial products. The signals corresponding to the high-order code of the sum of partial products. The totalizer-subtracter 5, in accordance with the zero value of the signal at its control input, coming from the output 11 of the second bit of the register 4 multiplier, adds the codes zero and the high bits of the sum of partial products. The signals corresponding to this sum from the outputs of cyNOwaTora subtractor 5 are fed to the inputs of the lower bits of the register of 3 partial products and two higher bits of the register 4 multiplier. The inputs of the two most significant bits of the register of 3 partial products and the information input of the D-flip-flop 6 receive a signal corresponding to the zero code from the output 11 of the second bit of the register 4 multiplier. On the leading edge of the pulse, coming to the inputs 7, 15, 16, the zero is written in the D-flip-flop beat of the two most significant bits of the register of 3 partial products, the code of the (+1) -sum of partial products is written into the remaining bits of the register of 3 partial products and in the two highest bits of the register 4 multiplier and the shift of the contents of register 4 multiplied by two digits to the right.
Если состо ни -триггера 6, 1-го и 2-го разр дов регистра 4 множител соответствуют коду 010 и 100, необходимо выполнить умножение множ мого на единицу и сложегние полученного результата с суммой частичных произведений. В этом случае на входы элемента 9 неравнозначности с выхода 14 первого разр да регистра 4 множител и с пр мого выхода 13 триггера 6 поступают сигналы разной пол рности , благодар чему элемент 9 неравнозначности формирует разрещающий сигнал . Этот сигнал(Поступа на первые управл ющие входы элементов 2 И-ИЛlk, разрешает прохождение сигналов,соответствующих значению множимого,с выходов регистра 1 множимого через первые разр дные входы элементов 2 И-ИЛ на его выходы. Кроме того, сигнал с выхода элемента 9 неравнозначности поступает на вход элемента ИЛИ-НЕ 10,независимо от значени сигнала на втором его входе -инвертируетс и, поступа на вторые управл ющие входы схем 2, запрещает прохождение сигналов , соответствующих удвоенному значению множимого, на выходы элементов 2 И-ИЛИ. Далее сигналы с выходов элементов 2 И-ИЛИ, соответствукмцие значению множимого, поступают на входы сумматора-вычитател 5, который в соответствии со значением сигнала на его управл кш1ем входе, равном нулю, производит сложение их с сигналами, соответствующими сумме частичных произведений. По переднему фронту импульса, поступающего на входы 7, 15, 16, производитс запись нул , сигнал, соответствующий которому, поступает с выхода 11, в два старших разр да регистра 3 частичных произведений и вр -триггер б, запись{1+1)-ой суммы частичных произведений, сигналы, соответствующие которой, поступают с выходов сумматора-вычитател 5, в остальные разр ды регистра 3 частичных произведений и в два старших разр да регистра 4 множител и сдвиг содержимого регистра 4 множител на два разр да вправо.If the -trigger states of the 6th, 1st and 2nd register registers 4 multipliers correspond to code 010 and 100, multiply the multiplied by one and add the result obtained with the sum of partial products. In this case, the inputs of the inequality element 9 from the output 14 of the first bit of the register 4 multiplier and the direct output 13 of the trigger 6 receive signals of different polarity, whereby the inequality element 9 generates a resolving signal. This signal (Arrivals at the first control inputs of the 2 I-ILK elements, allows passage of signals corresponding to the multiplicative value from the outputs of the 1 register multiplicable through the first bit inputs of the 2 I-IL elements to its outputs. In addition, the signal from the output of element 9 unequal values are input to the element OR-NOT 10, regardless of the signal value at its second input, is inverted and, entering the second control inputs of circuits 2, prohibits the passage of signals corresponding to twice the value of the multiplicand, to the outputs of elements 2 AND-OR. e signals from the outputs of the elements 2 AND-OR, corresponding to the value of the multiplicand, are fed to the inputs of the adder-subtractor 5, which, in accordance with the signal value on its control input, equal to zero, produces them with signals corresponding to the sum of partial products. the front of the pulse arriving at inputs 7, 15, 16 is written to zero, the signal corresponding to which is received from output 11, to the two most significant bits of the register of 3 partial products and bp-trigger b, recording the {1 + 1) -th sum partial works the signals corresponding to which come from the outputs of totalizer-subtractor 5, in the remaining bits of the register 3 partial products and in two higher bits of the register 4 multiplier and the shift of the contents of register 4 multiplier by two digits to the right.
Если состо ни D -триггера б и 1-го и 2-го разр дов регистра 4 множител соответствуют коду 011, необходимо выполнить умножение множимого на единицу и вычитание полученного результата из суммы частичных произведений , в этом случае производитс запись единицы, сигнал, соответствующий которой, поступает с выхода 11, в два старших разр да регистра 3 частичных произведений и в2 -триггер б, запись ( -fl)-ой суммы частичных произведений, сигналы, соответствующие которой, поступают с выхода сумматора-вычитател 5, в остальные разр ды регистра 3 частичных пр изведений и в два старших разр да регистра 4 множител и сдвиг содерж мого регистра 4 множител на два. разр да вправо. Если состо ни D -триггера б 1-г и 2-го разр дов регистра 4 множител соответствуют коду 101, необходимо выполнить умножение множимого на тр и сложение полученного результата с суммой частичных произведений. Эт действи замен ютс вычитанием множимого из суммы частичных произведений , и производитс корректировка остальных ра,зр дов множител . В этом случае элементы 8 и 9 неравнозначности и элемент 10 формируют сигналы, обеспечивающие передачу на вход сумматора-выч.итател 5 сигналов , соответствующих значению мно жимого. Эти сигналы вычитаютс сумматором-вычитателем 5 из сигналов, соответствующих сумме частичных про . изведений, по единичному сигналу на его управл нмдем входе. По переднему фронту импульса, поступающего на входы 7, 15, 16, производитс дапись единицы в два старших разр да регистра 3 частичных произведений и в триггер 6, запись (« +1)-ой суммы частичных произведений в оста ные разр ды регистра 3 частичных произведений и в два старших разр да регистра 4 множител и сдвиг содержимого регистра 4 множител на два разр да вправо. Если содержимое 1-го и 2-го разр дов регистра 4 множител и D -три гера 6 соответствуют коду 111, необходимо выполнить умножение на ноль, сложение полученного результа та с суммой частичных произведений и корректировку оставшихс разр дов множител . Это сложение замен етс на вычитание. В этом случае элемент 8 и 9 неравнозначности формируют сигналы запрета передачи элементами 2 И-.ИЛИ сигналов, соответствующих значению множимого и значению удвоенного множимого. Сигналы с выхода элементов 2 И-ИЛИ вычитаютс в соответствии с единичным значением си иала на управ л ю1цем входе сумматора вычитател 5 из 1-ой суммы частичных произведений. По переднему фрон ту импульса, поступающего на входы 7, 15, 16, производитс запись единицы в триггер бив два старших разр да регистра 3 частичных произведений , запись(1+1J-ой суммы частичных произведений в остальные разр ды регистра 3 частичных произведений и в два старших разр да регистра 4 множител и сдвиг содержимого регистра 4 мно(йтел на два разр да вправо. Если содержимое D -триггера 6, 1-го и 2-го разр дов регистра 4 множител соответствует коду 110, необходимо выполнить умножение множимого на два и сложить со значением суммы частичных произведений. В этом случае элементы.8 и 9 неравнозначности формируют запрещающие сигналы, а элемент ИЛИ-НЕ 10 формирует сигнал , посредством которого удвоенное множимое поступает с выходов элементов 2 И-ИЛИ на входы сумматоравычитател 5, в котором производитс сложение, в соответствии с нулем на управл ющем входе, с суммой-.частичных произведений. По переднему фронту импульса, поступающего на входы 7, 15, 16, производитс запись нул , сигнал, соответствующий которому, поступает с выхода 11, в два старших разр да регистра час тичных произведений и р -триггер 6, запись (i +l)-ой суммы частичных произведений , сигналы, соответствующие которой, поступают с выходов сумматора-вычитател 5, в остальные разр ды регистра 3 частичных произведений и в два старших разр да регистра 4 множител и сдвиг содержимого регистра 4 множител на два разр да вправо. Использование в устройстве дл умножени сумматора-вычитател выгодно отличает предлагаемое устройст во от известного, так как позвол ет не только избавитьс от введени в это устройство инвертора и схемы сравнени , элементов И-ИЛИ в каждом разр де дл вычитани из суммы частичных произведений множимого, но и изменить алгоритм выполнени операции умножени таким образом, что дл его реализации схема управ-г лени включает только два элемента неравнозначности и элемент ИЛИ-НЕ, что гораздо проще схемы управлени известного, устройства.If the states of D-Trigger B and 1st and 2nd bits of Register 4 multipliers correspond to code 011, you must multiply the multiplicand by one and subtract the result from the sum of partial products, in this case the unit is recorded, the signal corresponding to , comes from exit 11, in the two highest bits of the register 3 partial products and B2-trigger b, recording (-fl) -th sum of partial products, the signals corresponding to which come from the output of totalizer-subtractor 5, into the remaining bits of the register 3 parts and two higher bits of register 4 multiplier and a shift of the contents of register 4 multiplier by two. right and right. If the D-Trigger B states of the 1st and 2nd bits of the register 4 multipliers correspond to code 101, then multiply the multiplier by tr and add the result to the sum of the partial products. These actions are replaced by subtracting the multiplicand from the sum of the partial products, and the rest of the factors of the multiplier are adjusted. In this case, the elements 8 and 9 of the ambiguity and the element 10 form signals that transmit to the input of the adder-calculator 5 signals corresponding to the value of the multiplicand. These signals are subtracted by the subtractor 5 from the signals corresponding to the sum of the partial pro. for a single signal at its control input. On the leading edge of the pulse arriving at inputs 7, 15, 16, one unit is written in two senior bits of the register of 3 partial products and in trigger 6, a record (“+1) sum of partial products in the remaining bits of the register 3 partial works and in the two highest bits of the register 4 multiplier and shift the contents of register 4 multiplier by two digits to the right. If the contents of the 1st and 2nd bits of register 4 multiplier and D are three of 6 correspond to code 111, it is necessary to multiply by zero, add the resulting result with the sum of partial products and adjust the remaining multipliers. This addition is replaced by subtraction. In this case, the element 8 and 9 inadequacies form the signals to prohibit the transmission by the elements 2 AND-.IL of signals corresponding to the value of the multiplicand and the value of the double multiplicand. The signals from the output of the 2 AND-OR elements are subtracted in accordance with the unit value of the signal on the control of the input to the adder of the subtractor 5 from the 1st sum of the partial products. On the leading edge of the pulse arriving at inputs 7, 15, 16, a unit is written to trigger two high bits of the register of 3 partial products, a record (1 + 1J of the sum of partial products to the remaining bits of the register of 3 partial products and two higher bits of register 4 multiplier and a shift of the contents of register 4 multiply (it is two digits to the right. If the contents of the D trigger of 6, 1st and 2nd bits of register 4 multiplier correspond to code 110, multiply the multiplier by two and add to the value of the sum of partial values. In this case, the elements 8 and 9 of unequalities form prohibitive signals, and the element OR NOT 10 generates a signal by which the double multiplicand enters from the outputs of elements 2 AND-OR to the inputs of summator 5, in which the addition is performed, in accordance with zero at the control input, with a sum-of-partial works. On the leading edge of the pulse arriving at the inputs 7, 15, 16, a zero is written, the signal corresponding to which comes from the output 11, into the two highest bits of the register of partial works p-trigger 6, recording of the (i + l) -th sum of partial products, the signals corresponding to which come from the outputs of adder-subtractor 5, into the remaining bits of the register 3 partial products and two higher bits of the register 4 multiplier and content shift register 4 is a factor of two to the right. The use in the device for multiplying the subtractor favorably distinguishes the proposed device from the known one, since it allows not only to get rid of the introduction of an inverter and comparison circuit into this device, AND-OR elements in each bit for subtracting from the sum of partial products of the multiplicand and change the algorithm for performing the multiplication operation in such a way that, for its implementation, the control-ging scheme includes only two elements of inequality and the element OR — NOT, which is much simpler than the control scheme of a known device.