Claims (2)
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении двоичнодес тичных преобразователей. Известен преобразователь двоичнодес тичного кода в двоичный, содержащий входной регистр, коммуд-атор тетрад , блок хранени эквивалентов и накопительный- сумматор ОНедостаток .данного преобразовател состоит в большом объеме аппаратуры, св занном с наличием полноразр дного сумматора.. Наиболее близким к предлагаемому п технической сущности вл етс преобра зователь двоично-дес тичного кода в двоичный, содержащий входной регистр, коммутатор тетрад, информационные вхо ды которого соединены с выходами входного.регистра, а управл ющие входы вл ютс управл ющими входами преобразовател , и группу элементов ИЛИ. iKpoMe того, он содержит группу регистров сдвига и группу двоичных .сумматоров 12. Недостаток данного преобразовател состоит в большомОбъеме аппаратуры , св занном с наличием группы регистров сдвига и группы двоичных сумматоров. Цель изобретени -. упрощение преобразовател . Поставленна цель достигаетс тем, что Преобразователь Двоично-дес тичного кода в;двоичный, содержащий входной .регистр, коммутатор тетрад, информационные входы которого соединены с выходами входного регистра, а управл ющие входы вл ютс управл ющими входами преобразовател , и группу элементов ИЛИ, содержит (n-l) блоков умножени , где п - число преобразуемых дес тичных разр дов, первый и второй счетчики-вычитатели, элемент И, элемент ИЛИ, входы которого соединены с выходами первого счетчика-вычитател , а выход элемента ИЛИ соединен с первым входом элемента И, второй вход которого вл етс тактовым входом преобразовател , а выход элемен .та И соединен со счетными входами первого и второго счетчиков-зычитателей , причем информационные входы младших разр дов первого счетчика-вы читател через группу элементов ИЛИ соединены с выходами (п-2)-х блоков, умножени и с выхрдг1МИ четырех младших разр дов коммутатора младших информационные входы старших разр дов первого счетчйка-вычитател соединены с выходами старших разр дов (п-г2)-ого блока умножени , информационные входы второго счетчйка-вычитател соединены с выходами (n-l)-oro блока умножени На чертеже приведена блок-схема трехразр дного преобразовател . Преобразователь содерл т входной регистр 1, коммутатор 2 тетрад дл каждого дес тичного разр да (2-), 2 и 2а), блоки 3 и Sj умножени (на 10 и на 100) соответственно, группу элементьв ИЛИ 4, первый 5 и второй 6 сче чики-вычитатеЛи, элемент ИЛИ 7, элемент И 8, управл ющие входы 9;,, 9 и 9rt преобразовател и тактовый вход Ш преобразовател . Блоки умножени на 10 и на 100 пос роень по принципу шифратора. Младший разр д не содержит блока умножени ,- старший разр д содержит блок умножени на . Преобразователь работает следующим образом.( Двоично-дес тичный код старшего разр да по ущ)авл; кндему сигналу на входе 9 с выхода входного регистра через коммутатор 2 /jj параллельно посту пает на входа блока 3 п умножени , а его выхода в двоичном коде записывае с через входы параллельной записи в счетчике-вычитателе 6 старших разр дов . Двоично-дес тичный код среднего разр да по управл ющему сигналу на входе выхода входного регистра через.коммутатор 2л тетрад поступает на входы блойа Зу| умножени , .а с его выхода л двоичном коде .группируетс по весам в элементах ИЛИ и вьщаетс через входы параллельной записи двоичного счетчика-вычитател 5. Группировка по весам происходит следук цим образом. Выходы младшего и среднего разр дов с весом 2° подаю с на Jзxoды элемента ШШ 4 группы, выход его соедин етс .с первым входо параллельной записи счетчйка-вычитател 5, имеющей вее 2. Остальные весовые выходы младшего и среднего разр дов аналогично собраны на элементах ИЛИ А -4 j группы и их выхода поданы на входы параллельной записи счетчйка-вычитател 5. При по влении кода на выходе счетчйка-вычитател 5 элемент ИЛИ 7 формирует признак наличие информации, по которому разрешаетс прохождение тактовой частоты через элемент И 8 и на вход счетчйка-вычитател 5 и на вход счетчйка-вычитател 6. При этом в счетчике-вычитателе 5 происходит: вычитание наход щегос там кода среднего разр да, а в счетчике-вычитателе 6 происходит сложение кода среднего разр да с кодом старшего разр да, записанным в нем заранее. Двоично-дес тичный код младшего разр да по управл ющему сигналу на входе 9 с выхода входного регистра I через коммутатор 2 тетрад, группиру сь по весам на элементах ШЖ 4 -4i группы, поступает на входы параллельной записи счетчика-, вычитател 5 и аналогично коду среднего разр да в счетчике-вычитателе 6, суммируетс с результатом суммы старшего и среднего разр дов. Если необходимо увеличение разр да преобразовател до четырех то нужно добавить блок умножени на 1000, элементы ИЛИ, увеличить соответственно разр ды счетчиков 5 и 6 и число входов элемента ДЛИ 7. Таким образом, за счет применени блоков умножени на 10 и 100, счетчиков , элементов ИЛИ и элемента И вместо примен емых в известном регистров сдвига, умножителей, полных сумматоров с переносом достигаетс существенное уменьшение аппаратных затрат. Формула изобретени Преобразователь двоично-.дес тичното кода в двоичный, содержащий входной регистр,.коммутатор1 тетрад, информационные входы которого соединены с выходами входного регистра, а управл кицие входы вл ютс управл ющими входами преобразовател , м группу элементов ИЛИ, отличающийс , тем, что, с.целью упрощени , он содержит (n-l) блоков умножени , где п - число преобразуе1« х дес тичных разр дов, первый и второй счетчики-вычитатели. элемент И, элемент ИЛИ, входы которого соединены с выходами первого счетчика-вычитател , а выход элемента ИЛИ соединен с первым входом элемента И, второй вход которого вл етс тактовым входом преобразовател , а выход элемента И соединен со счетными входами первого и второго счетчиков-вычитателей , причем информационные входы младших разр дов первого счетчикавычитател через группу элементов ИЛИ соединены с выходами (п-2)-х блоков умножени и с выходами четырех младших разр дов коммутатора тетрад, ин87 форма1шонные входы старших разр дов первого счетчика-вычитател соединены с выходами старших разр дов (п-2)-ого блока умножени , информационные входы второго счетчика-вычитател соединены с выходами {n-l)-oro блока умножени . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 54885-7, кл. G 06 F /02, 1974. The invention relates to automation and computing and can be used in the construction of binary converters. A binary-to-binary code converter is known, containing an input register, a comm-atom tetrad, a storage unit for equivalents, and a cumulative-adder. There is a large amount of equipment associated with the presence of a full-size adder. is a binary-decimal code converter into a binary one, containing an input register, a tetrad switch, whose information inputs are connected to the outputs of the input register, and the control are inputs by the control inputs of the converter, and the group OR elements. iKpoMe, it contains a group of shift registers and a group of binary accumulators 12. The disadvantage of this converter is the large volume of equipment associated with the presence of a group of shift registers and a group of binary adders. The purpose of the invention is. converter simplification. The goal is achieved by the fact that the Converter Binary-decimal code; binary, containing the input register, switch tetrads, informational inputs of which are connected to the outputs of the input register, and the control inputs are the control inputs of the converter, and a group of elements OR, (nl) multiplication units, where n is the number of convertible decimal places, the first and second counters-subtractors, the AND element, the OR element, whose inputs are connected to the outputs of the first counter-subtractor, and the OR element output is connected to the first input of the element is And, the second input of which is the clock input of the converter, and the output of the element and is connected to the counting inputs of the first and second counters-readers, and the information inputs of the lower bits of the first counter-reader are connected through the group of elements OR p-2) blocks, multiplying and with vykhrdg1MI four lower bits of the switch lower information inputs of the high bits of the first count-subtractor connected to the outputs of the higher bits (p-r2) -th multiplication unit, information inputs torogo schetchyka-subtractor connected to the outputs (n-l) -oro multiplying unit The drawing shows a block diagram trehrazr-stand transducer. The converter contains an input register 1, a switch 2 tetrads for each decimal place (2-), 2 and 2a), blocks 3 and Sj multiplication (by 10 and 100), respectively, a group of elements OR 4, the first 5 and the second 6 counters, subtractors, the element OR 7, the element AND 8, the control inputs 9 ;, 9 and 9rt the converter and the clock input W of the converter. Blocks multiplied by 10 and by 100 are generated according to the encoder principle. The low order bit does not contain a multiply block; the high order bit contains a multiply block. The converter works in the following way. (Binary-decimal code of the highest bit on the ram) avl; At the input 9, the output signal from the output register through the switch 2 / jj is parallel to the input of the block 3 and multiplied, and its output in binary code is written from through the parallel recording inputs in the subtractor 6 high-order bits. The binary-decimal code of the average bit of the control signal at the input of the input of the input register through the switch 2n tetrads enters the inputs of the block Zu | multiplying, .a from its output, the binary code. is grouped by weights in the OR elements and passed through the inputs of the parallel record of the binary counter-subtractor 5. The grouping by weights occurs in the following way. The outputs of the junior and medium bits with a weight of 2 ° are fed from to the js of an element of the 4th group of the 4th group, its output is connected to the first input of the parallel recording of the subtractor 5, having more than 2. The remaining weight outputs of the younger and middle bits are similarly assembled on the elements OR A-4 j groups and their outputs are fed to the inputs of parallel recording of the counter-subtractor 5. When a code appears at the output of the counter-subtractor 5, the element OR 7 forms a sign that information is available that allows the passage of the clock frequency through the AND 8 element and the input count a-subtractor 5 and to the input of the subtractor 6. At the same time, in the counter-subtractor 5, there is: subtraction of the code of the middle bit located there, and in the counter-subtractor 6, the code of the average bit is added to the code of the highest bit written in him in advance. The binary-decimal low-order code for the control signal at input 9 from the output of the input register I through the switch 2 tetrads, grouped by weights on elements of the ShZh 4-4i group, is fed to the inputs of the parallel recording of the counter-, subtractor 5 and is similar to the code the average bit in the subtractor counter 6 is summed with the result of the sum of the high and middle bits. If you need to increase the converter bit to four, then you need to add the multiplication unit by 1000, the OR elements, increase the bits of the counters 5 and 6, respectively, and the number of inputs of the DL7 element. Thus, by using the multiplication blocks by 10 and 100, the counters, elements OR and the AND element, instead of using in the known shift registers, multipliers, full transfer adders, a significant reduction in hardware costs is achieved. The invention of a binary-to-binary code converter, containing an input register, switch 1 tetrads, whose information inputs are connected to the outputs of the input register, and the control inputs are control inputs to the converter, the group of elements OR, characterized in that To simplify, it contains (nl) multiplication blocks, where n is the number of conversions, 1 x x decimal places, the first and second counters-subtractors. element AND, element OR, whose inputs are connected to the outputs of the first counter-subtractor, and the output of the element OR are connected to the first input of the element AND, the second input of which is the clock input of the converter, and the output of the element AND is connected to the counting inputs of the first and second counters-subtractors The information inputs of the lower bits of the first readout counter are connected through the group of elements OR to the outputs of the (n-2) multiplication blocks and to the outputs of the four lower bits of the switch tetrads, in87 form1 inputs of the higher bits The first counter of the subtractor is connected to the outputs of the higher bits of the (n-2) th multiplication unit, the information inputs of the second counter of the subtractor are connected to the outputs of the (n-l) -oro multiplication unit. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 54885-7, cl. G 06 F / 02, 1974.
2. Патент США 3684878, кл. 235-155, опублик. 1975 (прото тип) .2. US patent 3684878, cl. 235-155, published. 1975 (proto type).