SU1626252A1

SU1626252A1 - Multiplier

Info

Publication number: SU1626252A1
Application number: SU894699905A
Authority: SU
Inventors: Юрий Александрович Баран; Александр Антонович Шостак
Original assignee: Предприятие П/Я М-5339
Priority date: 1989-06-01
Filing date: 1989-06-01
Publication date: 1991-02-07

Abstract

Изобретение относитс к вычислительной технике и может быть применено дл выполнени операции умножени двоичных и дес тичных чисел. Особенно эффективно его использование при применении БИС и СБИС. Цель изобретени - сокращение аппаратурных затрат. Новым в устройстве, содержащем регистр 1 множимого, матрицу узлов 4 тетрадного умножени , узлы 5 тетрадного суммировани , преобразователи 7 двоичного кода в дес тичный, буферные регистры 6, коммутаторы 8, блок 9 суммирова- ни , регистр 3 результата, вл етс введение преобразователей 2 дес тичного кода в двоичный с соответствующими св з ми , что позвол ет сократить число узлов тетрадного умножени , аппаратурные затраты на узлы тетрадного суммировани , а следовательно , и всего устройства. 1 з.п. ф-лы. 2 ил.The invention relates to computing and can be applied to perform a multiply operation of binary and decimal numbers. Its use is especially effective when applying LSI and VLSI. The purpose of the invention is to reduce hardware costs. New in the device containing register 1 multiplicand, matrix of nodes 4 tetrad multiplication, nodes 5 tetrad summation, converters 7 binary code to decimal, buffer registers 6, switches 8, block 9 summation, register 3 results, is the introduction of converters 2 decimal code in binary with appropriate connections, which allows to reduce the number of nodes of tetrad multiplication, hardware costs for nodes of tetrad summation, and consequently, the entire device. 1 hp f-ly. 2 Il.

Description

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств для умножения чисел, представленных в двоичной и десятичной системах счисления.The invention relates to computer technology and can be used in the development of devices for multiplying the numbers represented in binary and decimal number systems.

Цель изобретения - сокращение аппаратурных затрат на реализацию устройства.The purpose of the invention is the reduction of hardware costs for the implementation of the device.

На фиг. 1 приведена функциональная схема множительного устройства для случая л = 4, к = 2; на фиг. 2 - функциональная схема преобразователя десятичного кода в двоичный для к = 2.In FIG. 1 shows a functional diagram of a multiplier device for the case l = 4, k = 2; in FIG. 2 is a functional diagram of a decimal to binary converter for k = 2.

Устройство содержит (фиг. 1) шестиразрядный регистр 1 множимого со схемой удвоения, два преобразователя 2 десятичного кода в двоичный, восьмиразрядный регистр 3 результата, двенадцать узлов 4 тетрадного умножения, восемь узлов 5 тетрадного суммирования, восемь буферных регистров 6, семь преобразователей 7 двоичного кода в десятичный, семь коммутаторов 8, блок 9 суммирования, вход 10 выбора режима работы устройства, управляющий вход 11 устройства и входы 12 и 13 множимого и множителя устройства соответственно. Преобразователь 2 десятичного кода в двоичный (фиг. 2) содержит двухразрядный регистр 14, делитель 15 на два и коммутатор 16.The device contains (Fig. 1) a six-bit register of 1 multiplicable with a doubling circuit, two converters 2 of a decimal code to binary, an eight-bit register of 3 results, twelve nodes 4 of a tetrad multiplication, eight nodes of 5 tetrad summation, eight buffer registers 6, seven converters 7 of a binary code in decimal, seven switches 8, a summing unit 9, an input 10 for selecting a device operating mode, a control input 11 of the device and inputs 12 and 13 of the multiplier and multiplier of the device, respectively. Converter 2 decimal code to binary (Fig. 2) contains a two-bit register 14, a divider 15 into two and a switch 16.

Устройство работает следующим образом.The device operates as follows.

Регистр 1 множимого - (п+к)-разрядный. Дополнительные к разрядов введены с целью устранения искажения информации в регистре 1 множимого после выполнения в нем многократного удвоения. Регистр 1 предназначен для хранения множимого, а в процессе умножения в нем последовательно во времени формируются значения двух-, ^етырех-, восьми- и так далее-кратных множимых. В режиме двоичного умножения удвоение содержимого регистра 1 осуществляется его простым сдвигом в сторону старших разрядов на один двоичный разряд, в режиме десятичного умножения при удвоении содержимого регистра 1 подключаются цепи коррекции для получения правильного результата удвоения десятичных чисел. Синхровходы всех регистров устройства объединены и соединены с входом синхронизации устройства. Цепи десятичной коррекции регистра 1 множимого могут быть построены как и в известном устройстве.Register 1 of the multiplicative is (n + k) -bit. Additional digits were introduced in order to eliminate the distortion of information in register 1 of the multiplicand after performing multiple doubling in it. Register 1 is intended for storing the multiplicand, and during the process of multiplication, the values of two-, four-, eight-, and so on-multiple multiplicates are formed sequentially in time in it. In the mode of binary multiplication, the doubling of the contents of register 1 is carried out by its simple shift towards the higher digits by one binary digit; in the mode of decimal multiplication when doubling the contents of register 1, correction chains are connected to obtain the correct result of doubling the decimal numbers. The sync inputs of all device registers are combined and connected to the sync input of the device. The decimal correction circuits of register 1 of the multiplicative can be constructed as in the known device.

Каждый преобразователь 2 предназначен для последовательного преобразования к тетрад Множителя в двоичный код при работе устройства в режиме десятичного умножения. Преобразование к тетрад множителя в двоичный код осуществляется пу тем деления на два в каждом такте работы устройства значения информации, хранящейся в регистре 14. Регистры 14 к-разрядный, предназначен для хранения к десятичных разрядов (или 4к двоичных) множителя, а также для хранения промежуточных результатов деления Содержимого регистра 14 на два.Each converter 2 is designed for sequential conversion to multiplier tetrads into binary code when the device is in decimal multiplication mode. The conversion to multiplier tetrads into binary code is carried out by dividing the information stored in register 14 by two at each clock cycle of the device. The registers are 14-bit, intended for storing decimal digits (or 4k binary) of the multiplier, as well as for storing intermediate the results of dividing the contents of the register 14 into two.

Делитель 15 на два предназначен для деления в каждом такте к десятичных разрядов множителя на два работе в десятичной системе счисления. При работе в двоичной системе счисления он пропускает информацию без изменения, только сдвигая ее на один двоичный разряд в сторону младших разрядов.The divider 15 by two is intended for dividing in each clock cycle the decimal places of the factor by two operations in the decimal system. When working in a binary number system, it passes information without change, only shifting it by one binary bit in the direction of the least significant bits.

На стадии загрузки сомножителей коммутатор 16 осуществляет подключение к информационным входам регистра 14 информационного входа преобразователя 2 для записи к десятичных либо 4к двоичных разрядов множителя. На стадии собственно умножения через него проходит информация с выхода делителя 15.At the loading stage of the factors, the switch 16 connects to the information inputs of the register 14 of the information input of the converter 2 for writing to the decimal or 4k binary digits of the multiplier. At the stage of multiplication itself, information from the output of the divider 15 passes through it.

Регистр 3 результата'2п-разрядный и предназначен для хранения конечного результата вычисления. В узлах 4 тетрадного умножения матрицы формируются произведения содержимого соответствующей тетрады регистра 1 множимого на значение, полученное на выходе соответствующего преобразователя 2.Register 3 of the result is 2n-bit and is designed to store the final result of the calculation. In nodes 4 of the tetrad matrix multiplication, products of the contents of the corresponding tetrad of register 1 of the multiplicative by the value obtained at the output of the corresponding transducer 2 are formed.

Все узлы 5 тетрадного суммирования являются узлами комбинационного типа. В каждом такте работы устройства в этих узлах осуществляется суммирование тетрадных произведений, сформированных в данном такте на выходах соответствующих узлов 4 тетрадного умножения, и прибавление к полученному при этом результату содержимого соответствующего буферного регистра 6, сформированного на предыдущем такте работы устройства. Они могут быть реализованы самыми различными методами. Буферные регистры 6 служат для хранения значений тетрадных сумм, получаемых в каждом такте на выходах соответствующих узлов 5 тетрадного суммирования. Преобразователи 7 двоичного кода в десятичный предназначены для преобразования двоичного кода суммы, полученной на выходе соответствующего узла 5 тетрадного суммирования, в десятичный код, например код 8421.All nodes 5 of the tetrad summation are nodes of the combination type. In each cycle of the device’s operation, in these nodes, the exercise books formed in this cycle at the outputs of the corresponding nodes 4 of the notebook multiplication are added and the contents of the corresponding buffer register 6 formed on the previous device’s cycle are added to the result. They can be implemented in a variety of ways. Buffer registers 6 are used to store the values of tetrad sums obtained in each cycle at the outputs of the corresponding nodes 5 of the tetrad summation. Converters 7 binary to decimal are designed to convert the binary code of the amount received at the output of the corresponding node 5 tetrad summation, in decimal code, for example code 8421.

Коммутаторы 8 в режиме двоичного умножения осуществляют подключение к входам блока 9 суммирования выходов узлов 5 тетрадного суммирования, а в режиме десятичного умножения - выходов преобразователей 7 двоичного кода в десятичный. Блок суммирования предназначен для суммирования тетрадных сумм в двоичной или десятичной системе счисления (в зависимости от значения сигнала на входе 10 выбора режима работы устройства). В большинстве случаев в устройстве в качестве блока 9 суммирования используется двухвходовый или трехвходовый быстродействующий сумматор, позволяющий суммировать как двоичные, так и десятичные числа.The switches 8 in binary multiplication mode connect to the inputs of block 9 of summing the outputs of nodes 5 of tetrad summing, and in decimal multiplication mode, outputs of converters 7 of binary code to decimal. The summing unit is intended for summing up tetrad sums in a binary or decimal number system (depending on the value of the signal at input 10 of the device operating mode selection). In most cases, a two-input or three-input high-speed adder is used as a summing unit 9 in the device, which allows to sum both binary and decimal numbers.

Устройство при умножении десятичных и двоичных чисел работает следующим образом.The device when multiplying decimal and binary numbers works as follows.

В режиме умножения чисел, представленных в десятичной системе, по сигналу на входе 10 устройства регистр 1 множимого, делитель 15 на два и коммутаторы 16 преобразователей 2, коммутаторы 8 и блок 9 суммирования настраиваются на работу в десятичной системе счисления. В результате этого в регистре 1 множимого включены цепи десятичного удвоения его содержимого, выходы преобразователей 7 двоичного кода в десятичный подключены через коммутаторы 8 к соответствующим разрядам блока 9 суммирования. Одновременно с этим по сигналу на управляющем входе 11 устройства в регистр 1 множимого заносится множимое с входа 12 множимого устройства, с входа 13 множителя заносится множитель по к разрядов (к- число десятичных разрядов множителя, объединяемых в группу для преобразования в двоичный код) в соответствующие регистры 14 преобразователей 2, буферные регистры 6 обнуляются (цепи обнуления не показаны).In the mode of multiplying the numbers presented in the decimal system, according to the signal at the input 10 of the device, register 1 is multiplied, a divider 15 into two, and switches 16 of converters 2, switches 8, and the summing unit 9 are configured to work in the decimal number system. As a result of this, the decimal doubling circuit of its contents is included in the register 1 of the multiplicable, the outputs of the binary to decimal converters 7 are connected through the switches 8 to the corresponding bits of the summing unit 9. At the same time, according to the signal at the control input 11 of the device, the multiplier from the input 12 of the multiplicative device is entered into the register 1 of the multiplier, from the input of the 13 multiplier, the factor of k bits is entered (k is the number of decimal places of the multiplier combined into a group for conversion to binary code) into the corresponding registers 14 of converters 2, buffer registers 6 are reset (zeroing circuits are not shown).

В первом такте собственно умножения в узлах 4 матрицы формируются частичные произведения, которые в дальнейшем суммируются с учетом занимаемых ими весовых позиций в соответствующих узлах 5 тетрадного суммирования. Первый такт работы устройства заканчивается с приходом синхроимпульса, по которому производятся одновременно запись результатов с выходов узлов 5 тетрадного суммирования в соответствующие буферные регистры 6, удвоение содержимого регистра 1 множимого, получение следующих значений двоичных разрядов в преобразователях 2.In the first cycle of the actual multiplication, in the nodes of the matrix 4 partial products are formed, which are subsequently summed up taking into account the weight positions occupied by them in the corresponding nodes 5 of the notebook summation. The first clock cycle of the device ends with the arrival of a clock pulse, which simultaneously records the results from the outputs of the nodes 5 tetrad summation in the corresponding buffer registers 6, doubling the contents of register 1 multiplied, obtaining the following binary values in the converters 2.

В следующих тактах, за исключением последнего, устройство работает аналогично. Число тактов зависит от значения к. Так, для к = 2 число тактов равно восьми при умножении двоичных чисел и семи при умножении десятичных чисел. Если к = 4, то число тактов равно шестнадцати при умножении двоичных чисел и четырнадцати при умножении десятичных чисел.In the following measures, with the exception of the latter, the device works similarly. The number of measures depends on the value of k. So, for k = 2, the number of measures is eight when multiplying binary numbers and seven when multiplying decimal numbers. If k = 4, then the number of measures is sixteen when multiplying binary numbers and fourteen when multiplying decimal numbers.

Основное отличие в работе устройства в последнем такте состоит в том, что результаты, сформированные на выходах узлов 5 тетрадного суммирования, не записываются в буферные регистры 6, а после преобразования в десятичный код в преобразователях 7 через коммутаторы 8 поступают на соответствующие входы блока 9 суммирования, на выходе которого и формируется окончательное 2п-разрядное произведение.The main difference in the operation of the device in the last cycle is that the results generated at the outputs of the nodes 5 tetrad summation are not written to the buffer registers 6, and after conversion to decimal code in the converters 7 through the switches 8 are fed to the corresponding inputs of the block 9 summation at the output of which the final 2n-bit product is formed.

При умножении двоичных чисел основные отличия в работе устройства состоят в том, что в регистре 1 множимого удвоение его содержимого сводится к простому сдвигу в нем информации на один двоичный разряд влево (в сторону старших разрядов), преобразователи 2 осуществляют простой сдвиг на один двоичный разряд информации, содержащейся в регистрах 1, в сторону их младших раэпядов, блок 9 суммирования настраивгется на суммирование двоичных чисел, в последнем такте работы устройства результаты, сформированные на выходах узлов 5 тетрадного суммирования, минуя преобразователи 7 двоичного кода в десятичный, передаются через коммутаторы 8 на соответствующие входы блока 9 суммирования.When binary numbers are multiplied, the main differences in the operation of the device are that in register 1 of the multiplicable, doubling of its contents amounts to a simple shift of information in it one binary bit to the left (towards the higher bits), converters 2 carry out a simple shift by one binary bit of information , contained in the registers 1, in the direction of their younger forms, the summing unit 9 is configured to sum the binary numbers, in the last clock cycle of the device, the results generated at the outputs of the nodes 5 of the notebook total Nia, passing the transducers 7 binary to decimal is transmitted via the switches 8 at the respective inputs of the summation unit 9.

Claims

Claim

1. A multiplier device containing a register of a multiplicand with a doubling scheme, a result register, a matrix of (n + k) · q nodes of tetrad multiplication (n is the bit depth of the factors; k - 2, 3 ..... n is the number of decimal places of the factor, combined into a group for conversion to binary code; q =] - £ - [- number of decimal place groups; k-multiplier converted to binary code;] x [- nearest integer,> x), 2n notebook summation nodes, 2n buffer registers , 2p-1 binary to decimal converters, 2p-1 switches and a summing unit, the first inputs The nodes of the tetrad multiplication (1st column of the matrix (i = 1 ..... n + k) are connected respectively to the output of the 1st tetrad of the register of the multiplicable, the inputs of the rth node of the tetrad summation (p = 1 ..... 2l) are connected to the corresponding outputs (i = j) -x nodes of the tetrad matrix multiplication (j = 1 ..... q;

f + 2j-k = p) and outputs of the corresponding buffer registers, the output of the mth node of the tetrad summation (t = 1 ..... 2p-1) is connected respectively to the information input of the mth buffer register, the input of the binary code converter to the decimal and the first information input of the m-th switch, the output of the 2nd liter node of the notebook summation is connected to the information input of the 2nd buffer register, the output of the m-th binary to decimal converter is connected respectively to the second information input of the m-th switch, output which is connected to the corresponding input of the summing unit, the output of which is connected to the information input of the result register, the information input of the register of the multiplicable is connected to the input of the multiplicable device, the input of the mode selection of which is connected to the control inputs 2p-1 of the switches and the inputs of the choice of the mode of operation of the summing unit and register of the multiplicable, recording input which is connected to the inputs of the record of the result register, 2p buffer registers and the control input of the device, characterized in that, in order to reduce hardware costs, it contains q decimal to binary converters are possible, and the second inputs of the tetrad multiplication nodes of the Jth row of the matrix are combined and connected respectively to the output of the J-ro decimal code to binary converter, the output of the 2nd knot of the tetrad summation node is connected to the corresponding input of the summing block, inputs selection of the operating mode q of the decimal to binary converters are connected to the input of the selection of the operating mode of the device, the control input of which is connected to the control inputs of q decimal to binary converters , Data inputs are connected to the inputs of the corresponding multiplier unit discharges.

2. The device pop. 1, characterized in that each decimal to binary converter contains a register, a switch, and a divider into two, the output of which is connected to the first information input of the switch, the second information input of which is connected to the information input of the converter, and the output - to the information input of the register, the outputs of which are connected to the input of the divider into two, the control input of which is connected to the input of the choice of the operating mode of the converter, the control input of which is connected to the control input of the switch and input th register write LSB output of which is connected to the output transducer.