SU1080181A1 - Устройство дл передачи информации - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ , содержащее коммутатор, информационные входы которого соединены с входами устройства, выход коммутатора соединен с информационным входом ключевого элемента и первым входом блока сравнени , ЕЫХОД ключевого элемента соединен с входом записи оперативного запоминающего блока и через буферный запоминающий блок с выходом устройства, выход оперативного запоминан цего блока подключен к второму входу блока сравнени , блок синхронизации , первый выход которого под ключен к адресным входам оперативного запоминающего блока и коммутатора, второй выход блока синхронивации подключен к первому входу триггера, первый выход которого подключен к третьему входу блока сравнени , второй выход триггера подключен к управл ющим входам ключевого элемента и оперативного запоминающего блока, о тличающеес  тем, что, с целью повышени  помехоустойчивости, в устройство введены задатчик коэффициентов , пороговый элемент и сумматор по модулю два, первый вход ко- Q торого соединен с выходом блока срав-Sg нени , второй вход сумматора по мо (Л дулю два соединен с выходом задатчика коэффициентов, выход сумматора по модулю два через пороговый элемент соединен с вторым входом триггера . В

Description

00

о

00 Изобретение относктс  к автомати ке и вйчиелительной технике и может найти применение в передающих устройствах с уплотнением информадии. Известны передающие -кодоимпульсные устройства, содержащие комгиутатор , входы которого соединены с входными клеммами устройства, блок синхронизации, запоминантдий блок l НедостаткаГШ устройства  вл ютс  больша  избыточность информации , выводимой в канал св зи, и низ ка  помехоустойчивость. Наиболее близким по технической сущности к изобретению  вл етс  уст ройство дл  передачи информации, содержащее ко лмутатор, входы которого соеди11ены с входными клеммагли устройства , первый выход блока синхронизации подключен к адресным входам оперативного запоьшнающего блока и KOMt/syTHTopa, выход которого соединен с входом ключевого элемента и первым входом решающего блока, выход ключевого элемента соединен с входом записи оперативного sanoNMHaKiuero блока и через буферный запоминающий бло с выходом устройства, выход оператив ного запог/ ина ощего блока подключен к второму входу решающего блока, упг равл ющий триггер, входы которого со единены с вторым выходом блока синхронизации и выходом решакхцего блока , третий вход решающего блока подключен к первому выходу управл ющего триггера, второй выход которого соединен с управл ющими входами оперативного запоминающего блока и ключевого элемента 2j , Однако это устройство имеет низку помехозащищенность. Целью изобретени   вл етс  повышение помехоустойчивости. Поставленна  цель достигаетс  тем что в устройство дл  передачи информации , содержащее комг утатор, инфор мационные вхо,ды которого соединены с в..одами устройства, выход коммута тора соединен с информационным входом юпочевого элемента и первым вхо дом блока сравнени , выход ключевого элемента соединен с входом записи оперативного запоминающего блока и через буферный запоминающий блок с выходом устройства, выход оперативного запогуинающего блока подключен к второму входу блока сравнени , блок синхронизации, первый выход которого подключен к адресным входам запоминающего блока и коммутатора , второй выход блока синхронизации подключен к первому входу триг гера, первый выход которого подключен к третьему входу блока сравнени , второй выход триггера подключен к управл ющим входам ключевого элемента и оперативного запоминающего блока, введены задатчик коэффициентов , пороговый элемент и сумматор по модулю два первый вход которого со&динен с выходом блока сравнени , второй вход сумматора по модулю два соединен с выходом задатчика коэффициентов, выход сумматора по модулю два через пороговый элемент соединен с вторым входом триггера. На чертеже изображена схема устройства . Устройство содержит коммутатор 1 оперативный запоминающий блок 2, блок 3 сравнени , блок 4 синхронизации , сумматор 5 по модулю 2, пороговый элемент б, задатчик 7 посто нных коэффициентов, управл ющий триггер 8, ключевой элемент 9, буферный запоминагадий блок 10. Устройство работает следуквдим образом . Работа устройства осуществл етс  циклически. В начале каждого цикла сигналом с выхода блока 4 синхронизации производитс  установка триггера 8 в состо ние, при котором на одном из его нлходов возникает сигнал, запирающий ключевой элемент 9 и запрещающий работу оперативного запоминающего блока 2 в режиме записи. Далее сигналами с выхода блока 4 синкро низации, поступающими на вход коммутатора 1, осуществл етс  последовательное подключение сигналов, снимаеivEix с входных клемм 11 устройства, к первому входу блока 3 сравнени , и синхронно с этим из оперативного запоминающего блока 2 вывод тс  значени  сигналов, поступивших в устрой- ство по тем же входным клеммам в предыдущих циклах, которые далее посту-, пают на -второй вход блока 3 сравне- , ни . В. блоке 3 сравнени  производитс  сравнение одноименных разр дов, поступивших в него по обоим входам кодов . Б блоке 5 суммировани  с определенными весами, задаваемыми задатчиком 7 посто нных коэффициентов (например,- с весом, равным единице) , осуществл етс  суммирование чисел по модулю два, соответствующих вы вленным -фактам несовпадений в разр дах сравниваемых кодовых комбинаций . Результат сравнени  поступает на пороговый элемент и сравниваетс  с заданным порогом. При превышении установленного порога очередное значение кода считаетс  существенным. При этом с выхода порогового элемента сигнал устанавливает управл ющий триггер 8 в состо ние , в котором на одном его выходе возникает сигнал, отпирающий ключевой элемент 9 и включаклций режим записи оперативного запоминаганего бло

Claims (1)

1. УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ, содержащее коммутатор, информационные входы которого соединены с входами устройства, выход коммутатора соединен с информационным входом ключевого элемента и первым входом блока сравнения, выход ключевого элемента соединен с входом записи оперативного запоминающего блока и через буферный запоминающий блок с выходом устройства, выход оперативного запоминающего блока подключен к вто рому входу блока сравнения, блок синхронизации, первый выход которого подключен к адресным входам оперативного запоминающего блока и коммутатора, второй выход блока синхронизации _сподключен к первому входу триггера, первый выход которого подключен к третьему входу блока сравнения, второй выход триггера подключен к управляющим входам ключевого элемента и оперативного запоминающего блока, о тличающееся тем, что, с целью повышения помехоустойчивости, в устройство введены задатчик коэффициентов, пороговый элемент и сумматор по модулю два, первый вход ко- _о торого соединен с выходом блока срав-$ нения, второй вход сумматора по модулю два соединен с выходом задатчика коэффициентов, выход сумматора по модулю два через пороговый элемент соединен с вторым входом триггера.