Изобретение относитс к электросв зи и может использоватьс дл ввода-вывода си и хронных двоичных сигналов в цифровые тракты систем с дельта-модул цией и импульсно-кодовой модул цией. Известно устройство синхронного сопр жени синхронных двоичных сигналов , содержащее на передающей стороне фазовый комп&ратор, первым выходом соединенный с кодером фазы, а вторым выходом - с управл ющим.вх дом управл емого распределител , пр образОватель фазирующей комбинации, выход которого подключен к одному из входов записи служебных, сигналов блока пам ти, а выходы кодера фазы и управл емого распределител подсо единены соответственно к остальным Бходам записи информации блока пам ти, а на приемной стороне - комму татор, блок фазировани по циклам, вход которого подключен к фазирующе му выходу коммутатора, а управл ющий выход - сдвигающему входу комму татора, декодер фазы, информационные входы которого соединены с выхо дами служебных сигналов коммутатора а управл ющий вход - с выходом опор ных сигналов блока фазировани по циклам, блок фазовой автоподстройки частоты, управл емый распределитель управл ющий вход которого одновременно соединен со входом блока фазо вой автоподстройки частоты и выходом декодера фазы, тактирующий вход с выходом блока фазовой автоподстрой ки частоты, а выходы - со входами считывани блока пам ти, к входам . записи информации которого подключены информационные выходы коммутатора 1. Однако данное устройство не обеспечивает высокой достоверности передачи при возможном поражении в канале служебной информации. Наиболее близким к предлагаемому вл етс устройство синхронного сопр жени синхронных двоичных сигналов , содержащее на передающей стороне управл емый распределитель, выходы разр дов которого подключены .к первым входам блока пам ти, второй вход которого соединен с блоком цикловой синхрбнизации, а также последовательно соединенные блок запуска счетчик, блок сравнени , кодер и Длок прогнозировани , выход которого подключен к другому входу блока i сравнени , а дополнительный вход соединен с выходом блока запуска и входами блока цикловой синхронизации и управл емого распределител , дополнительный выход которого подключен к другому входу счетчика, а,другой вход управл емого распределител подключен, к другому выходу бл.рка запуска, а выход кодера ,подключей к другому выходу блока запуска , а выход кодера подключен к третьему входу блока пам ти, а на приемной стороне - последовательно соединенные коммутатор, блок цикловой синхронизации, управл емый распределитель и блок пам ти, входы разр дов которого соединены с соответствующими выходами коммутатора, а также блок автоподстройки частоты (АПЧ), выход которого подключен к другому входу управл емого распределител , последовательно соединенные декодер и блок прогнозировани , выход котоl5qro подключен к входу блока АПЧ а другие выходы блока цикловой синхронизации подключены к входам коммутатора и декодера, другой вход которого соединен с дополнительным выходом коммутатора 2. Однако известное устройство не обеспечивает высокой точности сопр жени . Цель изобретени - повышение точности сопр жени . Поставленна цель достигаетс тем, что в устройстве асинхронного сопр г жени синхронных двоичных сигналов, содержащее на передающей стороне последовательно соединенные, блок запуска и счетчик, блок цикловой -синх- . ронизации, вход которого соединен . с первым выходом блока запуска, управл емый распр митель, выходы разр дов которого подключены к первым входам блока пам ти, второй вход которого соединен с выходом блока цикловой синхронизации, при этом первый вход управл емого распределител соединен с первым выходом блока запуска, второй выход котороз о соединен со вторым входом управл емого распределител , а на приемной стороне - последовательно соединенные коммутатор, блок цикловой синхронизации , управл емый распределитель и блок пам ти, вторые входы которого соединены с соответствукидими выходами коммутатора, а также блок автоподстройки частоты, выход которого соединен с другим входом управл емого распределител , на передающей стороне введены три элемента И, первый и второй входы которых соединены соответственно с выходом и вторым входом счетчика, а выходы элементов И соединены соответственно с третьим , четвертым и п тым входами блока пам ти, второй выход блока запуска соединен со вторым входом счетчика, а на приемной стороне введены элемент ИЛИ, три элемента И и регистр сдвига, выходы первого, второго и третьего разр дов которого соединены . соответственно с вторыми входами первого и второго элементов И, с первым и вторым входами первого и третьего элементов И и с первыми входами второго и третьего элементов И, при этом первЕЛй;, . второй и третий входы элемента ИЛИ соединены еоответственно с выходами первого, второго и третьего элементов И, выход элемента ИЛИ подклю чен к входу блока АПЧ, третьи входы первого, второго и третьего элементов и соединены с выходом блока цик ловой синхронизации, а дополнительные вход и выход коммутатора соедииены соответственно с дополнительны выходом блока цикловой синхронизгщи и входом регистра- сдвига. На фиг, 1 приведена структурна электрическа схема передающей сто роны предлагаемого устройства; на фиг. 2 - структурна электрическа схема приемной его стороны. Устройство содержит блок 1 запус ка, управл емый распределитель 2, счетчик 3, блок 4 пам ти, блок 5 цикловой синхронизации, элементы И б - ,8, на приемной стороне, коммута тор 9, блок 10 цикловой синхронизации , регистр 11 сдвига, элемент ИЛИ 12, блок 13 автоподстройки частоты (АПЧ), управл емый распределитель 14, блок 15 пам ти, элементы И 16.- 18. Устройство работает следующим об разом. , Начало работы устройства фиксиру етс на передаче моментом совпадени опорного и тактового импульсов .в блоке 1 запуска, опорные импульсы следуют с частотой ц / N и раздел ю несущую последовательность на циклы передачи, в частности это может быть достигнуто с помощью регулируе мой линии задержки сигналов частоты с . Возможна также организаци начала работы устройства путем формировани на передакидей стороне и передачи на приемную специальной йодовой комбинации начального рассогласовани по фазе опорного и тактового импульсов. Сигнал с.выхода блока 1 запуска разрешает работу управл емого распределител 2,счетчика 3, блока 5 цикловой синхронизации и элементов И -6 - 8. Управл емый распределитель 2, та тируемый частотой fJ. , представл ет собой регистр сдвига с п входами. Запуск его осуществл етс опорными импульсами, поступающими с блока 1 запуска. На его выходах тактовые им пуйьсы, .число которых между двум смежными опорными импульсами подсчи тываетс счетчиком 3, служат импуль сами записи синхронного двоичного v сигнала (СДС) в Ьлок 4 пам ти. На выходе счетчика 3 формируетс сигна . 1, если в периоде между двум смежными опорными импульсами на вход счетчика 3 поступает п тактовых импульсов. Если число тактовых импульсов, поступивших jia вход,.счетчика 3 в периоде междудвум см ТГыми опорными импульсами, равно п -If то на выходе счетчика 3 формируетс сигнал О. С выхода счетчика 3 сигнал Ч или О поступаем; на первые входы элементов И б - 8. На вторые входы элементов И 6 - 8 подаютс опорные импульсы частоты IH/N. С выходов элементов И iS - 8 в блок 4 пам ти .в параллельном коде записываютс комбинации 111, если в цикле-передачи было П единичных информационных интервалов, и 000, если п-1 единичных информационных ин1 ервалов , Блок 5 цикловой синхронизации выдает в блок 4 пам ти кодовую комбинацию фазировани : циклов.. Считывание информации и служебных сигналов из блока 4 пам ти осуществл етс на несущейчастоте f. Организуемый в канале цикл содержит N единичных интервалов, из которых п используемс дл информационных посылок, а (N-п)- единичных интервалов дл служебных посылок. На приемной стороне устройства (фиг. 2) коммутатор 9 направл ет поступившие из каналй сигналы по N соответствующим цеп м, из которых Я отведено под информационные импульсы, а ; (М-п)- под служебные. Коммутатор 9 управл етс блоком 10 цикловой синхронизации . Служебные сигналы с коммутатора 9 поступают на вход регистра 11 сдвига, выходы разр дов которого попарно соединены с двум входами элементов И 16 - 18.На третьи входы элементов И 16 - 18 поступают опорные импульсы. Таким образом, люба служебна комбинаци с однократной ошибкой, загшсанна в регистре 11 сдвига, декодируетс . С выхода одного из элементов И 16 - 18 с приходом опорного импульса снимаетс сигнал , если служебна комбинаци имеет один из видов 111; 011; 101; 110, т.е. если ошибки.нет, если ошибка в первом элементе комбинации; во втором элементе; в третьем элементе. В остальных случа х снимаетс сигнал О.. Выходы элементов И объединены через элемент ИЛИ 12. Корректировку тактовой час- тоты f (по заданному числу единичных интервалов в цикле на передаче) . осуществл ет блок 13 АПЧ. Управл емый распределитель 14 тактируетс восстановленной частотой (.., а запускаетс опорными импульсами из блока 10. Информационные выхода коммутатора 9 соединены с входами блока 15 пам ти.The invention relates to telecommunications and can be used for I / O and chronic binary signals in digital paths of systems with delta modulation and pulse code modulation. A device for synchronous binary synchronous signal coupling is known, containing on the transmitting side a phase computer & rator, the first output connected to a phase encoder, and the second output - to a control unit of the controlled distributor, a phasing combination generator, the output of which is connected to one of the the service recording inputs, the memory block signals, and the outputs of the phase coder and the controllable distributor are connected respectively to the rest of the write memory information of the memory block, and on the receiving side - the switch, cycling, the input of which is connected to the phasing output of the switch, and the control output to the shift input of the commutator, phase decoder, informational inputs of which are connected to the outputs of the service signals of the switch and the control input to the output of the reference signals of the phasing unit on cycles , phase locked loop, controlled distributor whose control input is simultaneously connected to the input of the phase locked loop and the output of the phase decoder, clock input to the output of the phase aut podstroy ki frequency, and outputs - to the inputs of the read block memory, to the inputs. information records of which are connected to the information outputs of the switch 1. However, this device does not provide high reliability of transmission with possible defeat in the service information channel. The closest to the present invention is a synchronous binary signal pairing device containing a controllable distributor on the transmitting side, the discharge outputs of which are connected to the first inputs of the memory block, the second input of which is connected to the cyclic synchronization unit as well as serially connected start blocks the counter, the comparison unit, the encoder and the Prediction Block, the output of which is connected to another input of the comparison block i, and the auxiliary input is connected to the output of the start block and the inputs of the cycle block synchronization and controllable distributor, the auxiliary output of which is connected to another counter input, and another input of the controlled distributor is connected, to another output of the start block, and the output of the encoder, connect to another output of the start block, and the output of the encoder is connected to the third at the input of the memory block, and at the receiving side - serially connected switch, frame synchronization block, controlled valve and memory block, whose bit inputs are connected to the corresponding switch outputs, as well as ca. frequency control (AFC), the output of which is connected to another input of the controlled distributor, a serially connected decoder and a prediction unit, the output of which is connected to the input of the AFC unit and the other outputs of the frame synchronization unit are connected to the inputs of the switch and the decoder, the other input is connected to the additional the output of switch 2. However, the known device does not provide high accuracy of conjugation. The purpose of the invention is to improve the accuracy of the conjugation. This goal is achieved by the fact that, in an asynchronous interface device of synchronous binary signals, containing in series on the transmitting side, a trigger unit and a counter, the cyclic-sync block. radionization, whose input is connected. with the first output of the start-up unit, the controlled distributor, the outputs of the bits of which are connected to the first inputs of the memory unit, the second input of which is connected to the output of the frame synchronization unit, the first input of the controlled distributor connected to the first output of the starting block, the second output of which This is connected to the second input of a controlled distributor, and at the receiving side - a series-connected switch, frame alignment unit, controlled valve and memory block, the second inputs of which are connected to co three switch outputs, as well as a block of frequency control, the output of which is connected to another input of the controlled distributor, are entered on the transmitting side three elements AND, the first and second inputs of which are connected respectively to the output and the second input of the counter, and the outputs of elements AND are connected respectively to the third , the fourth and fifth inputs of the memory block, the second output of the start block is connected to the second input of the counter, and on the receiving side, the OR element is entered, three AND elements and the shift register, the outputs of the first, second and the third bit of which are connected. respectively, with the second inputs of the first and second elements And, with the first and second inputs of the first and third elements And, and with the first inputs of the second and third elements And, with the first ;,. the second and third inputs of the OR element are connected respectively with the outputs of the first, second and third elements AND, the output of the element OR is connected to the input of the AFC unit, the third inputs of the first, second and third elements are connected to the output of the cycle synchronization unit, and the additional input and output the switch is connected, respectively, with the additional output of the frame sync block and the shift register input. Fig. 1 shows a structural electrical circuit of the transmitting side of the device proposed; in fig. 2 is a structural electrical circuit of its receiving side. The device contains a start-up unit 1, a controllable distributor 2, a counter 3, a memory block 4, a frame synchronization unit 5, elements I b -, 8, on the receiving side, a switch 9, a frame synchronization unit 10, a shift register 11, an element OR 12, block 13 of the automatic frequency control (AFC), controllable valve 14, block 15 of memory, elements 16. - 18. The device works as follows. The start of operation of the device is fixed at the moment of transmission of the coincidence of the reference and clock pulses. In the startup unit 1, the reference pulses follow at a frequency of r / N and a section of the carrier sequence into transmission cycles, in particular, this can be achieved using an adjustable signal delay line frequency s. It is also possible to organize the start of operation of the device by forming a special iodine combination of the initial mismatch in the phase of the reference and clock pulses on the posterior side and transferring it to the reception. The signal from the output of the start-up unit 1 enables the operation of the controlled distributor 2, counter 3, block 5 of the frame synchronization and elements I-6-8. The controllable distributor 2, which is frequency fJ. , is a shift register with n inputs. Its start is carried out by the reference pulses coming from the launch unit 1. At its outputs, clock pulses, the number of which between two adjacent reference pulses is counted by counter 3, serve as pulses for recording a synchronous binary v signal (VTS) in block 4 of memory. At the output of counter 3, a signal is generated. 1, if in the period between two adjacent reference pulses, n clock pulses go to the input of the counter 3. If the number of clock pulses received by jia input, counter 3 in the period between two cm, TGymi reference pulses, is equal to n -If then at the output of counter 3 a signal O is generated. From the output of counter 3 the signal H or O is received; To the first inputs of the elements And b - 8. To the second inputs of the elements And 6 - 8 the reference pulses of the frequency IH / N are supplied. From the outputs of the AND iS - 8 elements, in block 4 of memory. In a parallel code, combinations 111 are recorded, if in the transmission-cycle there were P unit information intervals, and 000, if n-1 unit information intervals, the frame synchronization unit 5 outputs into the unit 4 memory code combination phasing: cycles .. Reading information and service signals from memory block 4 is carried out on the carrier frequency f. A cycle organized in a channel contains N unit intervals, of which n is used for information packets, and (N-n) - unit intervals for service packets. On the receiving side of the device (Fig. 2), the switch 9 directs the signals received from the channel along N corresponding circuits, of which I am allocated for information pulses, a; (Mn) - for service. The switch 9 is controlled by a frame synchronization unit 10. The service signals from the switch 9 arrive at the input of the shift register 11, the outputs of the bits of which are connected in pairs to the two inputs of the AND 16 - 18 elements. The third inputs of the AND 16 - 18 elements receive reference pulses. Thus, any one-time service combination, encoded in shift register 11, is decoded. From the output of one of the elements AND 16-18 with the arrival of the reference impulse, a signal is taken if the service combination has one of the types 111; 011; 101; 110, i.e. if there is no error, if there is an error in the first element of the combination; in the second element; in the third element. In the remaining cases, the signal O is removed. The outputs of the AND elements are combined through the element OR 12. The correction of the clock frequency f (according to the specified number of unit intervals in the transmission cycle). performs block 13 of the AFC. The controlled valve 14 is clocked by the recovered frequency (.., and is triggered by reference pulses from block 10. The information outputs of the switch 9 are connected to the inputs of the memory block 15.
С помощью управл емого распределител д 4 блок пам ти ввдает восста новленйый с ннхронный.двоичный сигнал jWith the help of a controlled distributor g 4, the memory block introduces a reconstructed with a synchronous binary signal j
Предлагаемое устройство сопр жени синхронных двоичных сигналов позвол ет повысить точность сопр жёни . Кроме того, в случае ксздировани служебной информации с защитой от однократной ошибки т ребуетс три единичных интервала (1+2 проверочных ) , тогда как в прототипе п ть (24-3 проверочных) .The proposed conjugator of synchronous binary signals allows an increase in the accuracy of the conjugation. In addition, in the case of xzdirovanie service information with protection against a one-time error, three unit intervals (1 + 2 check) are required, whereas in prototype five (24-3 check).