п тому, шестому и седьмому выходам блока, пр мой выход первого разр да и инверсный выход второго разр да счетчика св заны со входами элемента эквивалентности, а пр мой выход третьего разр да - с информациоиньм входом 1регистра, выход элемента эквивалентности подключен к входу инвертора и к второму входу первого элемента И, выход инвертора - к второму входу второго зл.емента И, а выходы первого и второго элементов И подсоединены соответственно к восьмому и дев тому выходам блока.The fifth, sixth and seventh block outputs, the direct output of the first discharge and the inverse output of the second discharge of the counter are connected to the inputs of the equivalence element, and the direct output of the third discharge - with the information input 1 register, the output of the equivalence element is connected to the input of the inverter and to the second input of the first element And, the output of the inverter - to the second input of the second zl.mement And, and the outputs of the first and second elements And are connected respectively to the eighth and ninth outputs of the block.
Изобретение; относитс к вычислительной технике, в частности к устройствам циФЕОвой обработки сигналов методами быстрого преобразова1а1 Фурье, и может быть использовано в цифровых фильтрах генераторах слу-чайных процессов, анализаторах спек ра и других устройствах. Придифровой обработке сигналов в реальн&м масштабе времени особое значение приобретает быстродействие вычислительного устройства. Известны устройства, в которых повышение быстродействи достигаетс увеличением количества блоков умножени и сумма торрв, так что /ун каждой из четырех операций умножени при выполнении базовой операции быс рого преобразовани Фурье в этих устройствах содержитс свой блок ум ножени . Устройства ссдаержат четыре формировател поразр дных произведе ний, два набора сумматоров, четыре 4)егистЕ а . Наиболее близким к изобретению rio технической сущности и достигаемо му результату вл етс устройство дл выполнени быстрого преобразовани Фурье, содержащее быстродействукадий блок умножени , cy Ф1втop-вычитатель , регистр комплексной весовой функции и блок умножени L3J. Не сютаток этого устройства низкое быстродействие, вызванное тем, что быстродействуквдий блок умн жени , наиболее дорогоето ций и объ емный блок устройства, простаивает половину времени вычислений. Целью изобретени вл етс повышение быстродействи устройства за счет совмецени во времени операций выполн. :емых его различными блоксши. Поставленна цель достигаетс тем, что в устройство дл выполнени быстрого преобразова и Фурье, содержацее умножени , первый сум матор-вычитатель, блок управлени и регистр ксзмплексной весовой функции , информационный вход которого соединен с первым входсм устройства а выхою - с первым, входом блока умножени , введены второй С1Ч«маторвычитатель и четыре блока пам ти, причем информационные входы первого и второго блоков пам ти соединены с вторьм вхоцсмл устройства, выход первого блока пам ти -. с зторын входс л блока умножени , выход которого св зан с информационными входами третьего и.четвертого блоков пам ти, выходы которых соединены соответственно с nepBfcw и BToiftjM информационными входами первого сумматора-вычитатег1 , выход которого подключен к первому информационному вхсщу второго сугл 1атора-вычитател , со-, единенного своим выходом с выходом устройства, первый выхол блока управлени соединен с первыми входа ми сшресов записи всех блоков пам ти , с первь 4 входом адреса чтени второго блока пгш ти, с управл ж щим входом первого сумматора-вычитател и с управл ющим вхсдом регистра кс нплексной весовой , второй выход блока управлени св зан с первьми входами адресов чтени третьего и четвертого блоков пам ти, третий выход блока управлени соединен с первым входом адреса чтени первого блока пгш ти, четвертый выход - с управл шщт вхсщом второго сумиатора-вычитател / п тый вьвссю с вторьми BxcisaMH адресов записи первого, второго и третьего блоков пам ти, шестой выход - с входами адресов чтени второго, третьего и четвертого блоков пам ти, седьмой выход - с вторьми входами адреса чтени первого блока пам ти и адреса эап си четвертого блсжд пaм tи, восьмой выход - с управл юуцимн входгши записи it.четвертого блоков пам ти,дев тый выход - с управл ющюви входгйЗи записи 1ВТСФРГО и третьего блоков пам ти, а вход первоначальной установки блока управлени н его вход тактов1 с импульсов вл ютс соответственно третьим и четвертьм входами устройства. HI этом блок .управлени содержит трехразр дный двоичный счетчик, |одноразр |дный регистр, семь элементов задержки, элемент эквивгшентности и два двухвходовых элементаИ, причем вход установки счетчика в ну левсзе сехзто ние и вход установки регистра в единичное состо ние св заны , с вхсщом первоначальной устано ки блока, счетный вход счетчика, управл нций вхс регистра и первые входы элементов И подключены к вхсп тактовых импульсов блока, пр мые и инверсные выходы первого, второго и третьего разр дов счетчика и пр мскй выход р егистра через соответствующи элементы задержки подсоединены соот ветственно к первому, второму, трет ему, етвертому, п тому, шестому и седьмому выходам блока, пр мой выхо первого разр да и инверсный выход второго разр да счетчика св заны со входами элемента эквивалентности, а пр мой выкод третьего разр да - с информационнБ 4 входом регистра, выход элемента экв ивалентности псдклк чен к входу инвертора и к второму входу первого элемента И, выход инвертора - к входу второго второго злемевта И, а выходы первого и второго элементов И подсоединены соот ветственно к восьмому и дев тому вы хсщам блока. На фиг. 1 представлена функциональна схема устройства; на фиг.2 то же, блока управлени ; на фиг.З вариант схемы блока пам ти. Устройство содержит блок 1 умножени , регистр 2 комплексной весово функции, информационный вход которо го сое циненС; первым входом 3 устройства , первый 4 и второй 5 блоки пам ти, информационные входы которы соединены с вторым входом 6 устрой CTBaV третий блок 7 пам ти, четвертый блок 8 пам т.и, первый и второй сумматоры-йлчитатели 9 и 10, блок 11 управлени , вход первоначальной установки которого соединен с треть им входом - 12 устройства, а вход тактовых импульсов - с четвертый входом 13 устройства. Первый выход 14 блока 11 управлени св зан с первыми входами 15 - 18 адресов записи блоков 4,5,7 и 8 пам ти, с первым вхрдш 19 адреса чтени второго блока 5 пам ти, с управл ицим входом 20 первого сумматора-йычитател 9 и с управл ющим входом 21 регистра 2 комплексной весовой функции, второй выход 22 блока 11 управлени подключен к первым входам 23 и 24 адреса чтени третьего и четвертого блоков 7 И 8 пам ти, третий выхсщ 25 - к первому входу 26 адреса чтени первого блока 4 . Четвертый выход 27 блока 11 управлени соединен с управл ющим входом 28 второ го сьчлматора-вычитател 10, п тый выхсв 29 - с вторьми входами 30-32 адреса записи первого, второго и третьего блоков 4,5 и 7 пам ти, шееГ . той выход 33 - с вторыми входами 34 - 36 адреса чтени второго третьего и четвертого блоков 5, 7 и 8 пам ти. Седьмой выход 37 блока 11 управлени св зан с входс н 38 адреса чтени первого блока 4 пам ти и с вторь вхс ом 39 адреса записи четвертого блока 8 пам ти , восьмой выход40 - с управл ющими входами 41 и 42 записи первого ичетвертого блоков 4 и 8 пам ти, а дев тый выход 43 - с управл ющими входами 44 и 45 записи второго и третьего блоков 5 и 7 пам ти. В качестве блока умножени в устройстве может быть использован быстродей твукюий матричный умножитель, обеспечивающий выполнение операции умножени за один машинный цикл, т.е. за времени между передним фронтом одного из тактовых импульсов и передним фронтом последующего тактового импульса. Сумматорил-вычитатели производ т сложнение или вычитание чисел, поступающих на их информационные входы, в зависимости от сигнала, поступающего на управл ющий вход. При единичном управл ющем сигнале выполн етс сложение, а при нулевом - вычитание , причем число, поступающее по первому информационному входу . вычитаетс из числа, поступающего по второму информационному входу. Регистр комплексной весовой функции служит дл хранени значений этой функции. Занесение в регистр производитс по переднему фронту импульса, подаваемого на его управл ющий вход. Блсжи пам ти на четыре машинных слова предназначены дл хранени исходных данных и промежуточных результатов . Они обеспечивают одновременное и независимое выполнение операщ1й записи и чтени информгшии, дл чего имеют по два раздельных одноразр дных входа адреса записи и адреса чтени исправл ющий вход записи. Запись производитс по переднему фронту импульса, подаваемого на управл ющий вход | записи. Адрес записи устанавливаетс предва- . рительно до поступлени импульса записи н может измен тьс только после выполнени записи. , управлени по второму варианту выполнени (фиг 2) содержит трехразр диый. двоичный счетчик 46, одноразр дный регистр.47, первый 48, BTOpoi 49, третий 50, четвертый 51, п тый 52, шестой 53 и седьмой 54 элементы задержки, элемент 55 эквивалентности, инвертор 56 и первый и второй двухвходовые элементы И 57 и 58. Устройство дл выполнени быстро го преобразовани Фурье работает следующим образом.., Вначале -на вход..12 ycTpqiftcTBa по даетс импульс первоначальнЬй установки . По этому импульсу устанавливаетс в нулевое состо ние C4eT4Hjj 46блока 11 управлени и в единичное состо ние регистр 47 этого блока . После окончани импульса первоначальной установки на вход 13 устройства подаютс тактовые импульсы. По этим импульсам извен ютс состо ни счетчика 46 блока И управлени и на выходах блока с помощью элемен та 55 эквивалентности, инвертора 56, элементов И 57 и 58 и регистра 47вырабатываютс управл ющие сигналы , определ ющие режимы работы сумматоров-вычитателей 9 и 10, адреса чтени и записи блоков 4,5,6,7 и 8 пам ти и моменты занесени инфо мации в регистр 2 и блоки пам ти. Элементы48 - 54 задержки необходимы дл .того, чтобы адреса и информаци на входах блоков Пс1м ти измен лись только после записи информации В первом цикле работы устройства т.е. после поступ.лени первого тактового импульса на вход 13 устройства , по переднему фронту сигнала, поступающего с выхода 14 блока 11 управлени на управл ющий вход 21 регистра 2, в этот регистр с первого входа 3 устройства заноситс действительна часть комплексной весовой функции Rew . В первый блок 4 пам ти по переднему фронту сигнала , поступакщего на его управл ющий вход 41 с выхода 40блока 11 управлени , записываетс действительна часть первого операнда ReA. Адрес чейки пам ти, по которому производитс запись, поступает на входы 15 .и 30 блока 4 пам ти с выходов 14 и 29 блока 11 управлени , ЧиcлaReWc выхода регистра 2 и ReA с выхода бпока 4 пам ти поступают на входы блока 1 умножени , где производитс их перемножение. К концу первого цикла на выходе бло ка 1 умножени формируетс произведение ReA ReW . В нача.ле второго цикла в первый блок 4 пам ти со входа 6 устройства по адресу, определ емому сигналами с выходов 14 и 29 блока 11 уттравлени , записываетс мнима часть пер вого операнда От А, В это же врем в четвертый блок 8 пам ти по адресу, поступающему на его входы 18 и 39 и определ емс 1у сигналами с выходов 14 и 37 /5.пока 11 управлени , с выхода блока 1 умножени записываетс первое произведение RcA- Рехч . С выхода первого блока 4 пам ти, в соответствии с.адресом чтени , пост пающим на его вХодь 26 w 38 с выходов 25 и 37 блока 11 управлени , на второй вход блока 1 умножени поступает число ЗтА. В конце второго цикла на выходе блока 1 умножени фор мируетс произведение rnA-ReW. В начале третьего цикла по управ ющему сигналу, поступающему с выхода 43 блока 11 управлени на вход 45 третьего блока 7 пам ти, в этот блок записываетс произведение JmA« x-Revy, В регистр 2 комплексной весовой функции в это врем заноситс мнима часть комплексной весовой функции 3rnvc . Во второй блок 5 пам ти со входа 6 устройства записываетс действительна часть второго операнда ReB. На входы блока 1 умножени поступают числа Jm А и Jm.a на его выходе формируетс их произведение JmA- JmW . . В четвертом цикле произведение JmA-JmNW записываетс в третий блок 7 пам ти, во второй блок 5 пам ти со входа 6 устройства записываетс мнима часть второго операнда Jmft. На выходе блока 1 умножени формируетс произведение ReA-JmW. С выходов третьего и четвертого блоков 7 и 8 пам ти на информационные входы первого сумматора-вычитател 9 поступают произведени ReA-Pe W и 3inA-amV /, а на его вькоде в соответствии с управл ющим сигналом, поступающим на его вход 20 с выхода 14 блока 11 управлени , формируетс .разность ReA-Rew-OmA-Л. . Эта разность поступает на первый информационный вход второго сумматора-вычитател 10.. На его второй информационный вход с выхода второго блока 5.пам ти поступает число РеВ . Под воздействием единичного управл ющего сигнала, поступающего на вход 28 второго сумматора-вычитател 10, на его выходе, а следовательно, и на выходе устройства формируетс первый результат первой базовой Операции ,(eA Re8+ReA. ReW-DmA-3tflW. В п том цииле в первый блок 4 пам ти со входа 6 заноситс действительна часть первого операнда второй базовой операцииReW, На выходе блока 1 умножени формируетс произведение РеА-ЗгпЧУ, на выходе первого сумматора-вычитател 9 - сумма (JeA-JmW-t-OmA-PeW на выходе второго сумматора-выиитател 10 и на выходе устройства второй результат первой базовой операции ЛтЛ 3|тВ- - Re А Лтл -i-J m A-R е W. В шестом и седьмом циклах работы в устройство прс олжают заноситьс исходные данные и формируютс произведени дл второй .базовой операции, а на выходах сумиаторо -вычитателей и на выходе устройства формиоуютс третий и четвертый результаты первой базовой операции -ReBtReB-fJeA- Re + 3mA-3mW в шестом цикле, Jtn BotnB-fte A-Jm -0m A-Raw в седьмом цикле. Начина с восьмого цикла, на выходе устройства формируютс результаты второй базовой операции, а затем через каждые четыре цикла на вы ход устройства поступают результаты новой базовой операции. Вариант блока пам ти (флг. 3), используемый в данном устройстве, содержит четыре регистра 59 - 62, группы вентилей 63 - 66, группу четырехвходовык элементов ИЛИ 67, дву входовой д@1Шфратор 68 адреса чтени двухвхоповой деишфратор 69 адреса iianHCH и группу вентилей 70. Информ ционные вхопы регистров 59 - 62 сое динены с информационным входом 7i блока пам ти, а выход группы элемен тов ИЛИ 67 вл етс выходом блока. Шсоды д«нифратора 68 адреса чтени .соединены с 72 адреса чтени блока пам ти, входы дешифратора 69 ад1реса записи соединены с входами 7, адреса записи блока, а второй вход группы вентилей 70 .- с управл ющим входе 74 записи блока пам ти .. ... .: . . ,. Блок пам ти работает следующим образс«. Дл записи информаци подаетс на информационный вход 71 блока пам ти. На входы подаетс адрес 9аписи На выходе дешифратора, соот ветствующем поданному адресу, вы рабатываетс единичный сигнал, который поступает на первый вход соответствующего вентил группы вентилей 70. На управл ющий вход 74 записи блока подаетс сигнал записи. По этому сигналу на одном из выходов группы вентилей 70 по вл етс единичный сигнал. Этот сигнал подаетс на вход занесени соответствующего регистра 59, 60, 61 или 62. По переднему фронту сигнала происходит занесение информации со входа 71 в этот регистр., Дл чтени информации адрес чейки подаетс на входы 72 адреса чтени , дешифрируетс на дешифраторе 68, сигнал с выхода дешифратора, соответствующего адресу чтени , открывает соответствующую группу вентилей 63,64,65 или 66. Информаци с выхода соответствующего регистра 59, 60, 61 или 62 черюз открытую группу , вентилей 63, 64, 65 или 66 и группу элементов ИЛИ 67 поступает на выход блока. Вве ение в устройство дл выполнени быстрого преобразовани Фурье второго сумматора-вычитател и блоков пам ти позволило более полно совместить во времени операции, выпблн емые разными блоками устройства, 5гстранить простои в работе блоков и; за счет этого повысить быстродействие устройства.Invention; relates to computing technology, in particular, to digital signal processing devices using fast Fourier transform methods, and can be used in digital filters, random process generators, spectrum analyzers and other devices. Real-time digital signal processing & time scale is of particular importance to the speed of the computing device. Devices are known in which an increase in speed is achieved by increasing the number of multiplying blocks and the sum of torvs, so that each of the four multiplication operations, when performing the basic fast Fourier transform operation, in these devices contains its own block of intelligence. The devices are delivered by four shapers of one-piece products, two sets of adders, four 4). The closest to the invention of the rio technical essence and the achieved result is a device for performing a fast Fourier transform, comprising a fast response block multiplication unit, cy F1 in a second subtracter, a complex weighting function register and an L3J multiplication unit. Not a syutathok of this device is the low speed, which is caused by the fact that the speed of the quadruple of the smart, the most expensive unit and the bulk of the unit, idle half the computation time. The aim of the invention is to improve the speed of the device due to the combination of time and time for the operations performed. : his various blokshi. The goal is achieved in that the device for performing fast transform and Fourier, containing multiplications, first summator-subtractor, control unit and register of multiplex weight function, information input of which is connected to first inputcm of device and output - first, input of multiplication unit, the second C1Ch "memory receiver and four memory blocks are introduced, the information inputs of the first and second memory blocks are connected to the second device's output, the output of the first memory block is. The input of the multiplication unit, the output of which is connected to the information inputs of the third and fourth memory blocks, the outputs of which are connected respectively to the nepBfcw and BToiftjM information inputs of the first adder-subtractor 1, the output of which is connected to the first information input of the second sucker 1ator-subtractor, connected by its output to the output of the device, the first output of the control unit is connected to the first inputs of the write addresses of all memory blocks, to the first 4 input addresses of the second unit, to the control input of the The second output of the subtractor and the control input of the register xc of the full-scale weight, the second output of the control unit is connected to the first inputs of the read addresses of the third and fourth memory blocks, the third output of the control unit is connected to the first input of the read address of the first block of the sixth unit, the fourth output is From the control panel of the second sumiator-subtractor, with the second BxcisaMH write addresses of the first, second, and third memory blocks, the sixth output — with inputs of the read addresses of the second, third, and fourth memory blocks; the seventh output — with the second The eight inputs of the read address of the first memory block and the power supply address of the fourth memory card, the eighth output from the control of the fourth memory block input control, the ninth output from the control of the 1st ALL memory and the third memory blocks, and the input the initial installation of the control unit on its clock input 1 pulses are the third and fourth inputs of the device, respectively. HI this control unit contains a three-bit binary counter, a one-bit register, seven delay elements, an equivalent element, and two two-input elements, and the installation input of the counter in zero state and the installation installation of the register in a single state are connected with the initial installation of the block, the counting input of the counter, the register IAC controls and the first inputs of the AND elements are connected to the input clock of the block pulses, the direct and inverse outputs of the first, second and third bits of the counter and the direct output of the register The corresponding delay elements are connected to the first, second, third, third, fifth, sixth and seventh outputs of the block, the first output of the first discharge, and the inverse output of the second discharge of the counter, respectively, are connected to the inputs of the equivalence element, and the right code the third bit - with the information register 4 input, the output of the element of equivalence PSDKkchen to the input of the inverter and to the second input of the first element AND, the output of the inverter - to the input of the second second earth And, and the outputs of the first and second elements AND are connected respectively By the eighth and ninth you are the head of the bloc. FIG. 1 shows a functional diagram of the device; 2, the same control unit; Fig. 3 is a variant of the memory block circuit. The device contains a multiplication unit 1, a register 2 of a complex weight function, information input of which is connected; the first input 3 of the device, the first 4 and the second 5 memory blocks, the information inputs of which are connected to the second input 6 of the CTBaV device, the third memory block 7, the fourth memory block 8, the first and second adders 9 and 10, block 11 control, the input of the initial installation of which is connected to the third one by the input - 12 devices, and the input of the clock pulses - to the fourth input 13 of the device. The first output 14 of the control unit 11 is associated with the first inputs 15-18 of the write addresses of blocks 4,5,7 and 8 of the memory, with the first input 19 of the read address of the second memory block 5, with control of the input 20 of the first adder 9 and with the control input 21 of the complex weighing function register 2, the second output 22 of the control unit 11 is connected to the first inputs 23 and 24 of the reading address of the third and fourth memory blocks 7 and 8, the third output 25 to the first input 26 of the reading address of the first block 4. The fourth output 27 of the control unit 11 is connected to the control input 28 of the second subtractor 10, the fifth outlet 29 - with the second inputs 30-32 of the write address of the first, second and third blocks 4.5 and 7 of the memory, neck. That output 33 is with the second inputs 34 to 36 of the reading address of the second third and fourth blocks of 5, 7, and 8 memories. The seventh output 37 of control unit 11 is associated with the input of the read address 38 of the first memory block 4 and with the second input 39 of the write address of the fourth memory block 8, the eighth output 40 with control inputs 41 and 42 of the first and fourth blocks 4 and 8 the memory and the ninth output 43 with the control inputs 44 and 45 of the recording of the second and third blocks 5 and 7 of the memory. As a multiplication unit in the device, a tweezer matrix multiplier can be used, which ensures the execution of the multiplication operation in one machine cycle, i.e. for the time between the leading edge of one of the clock pulses and the leading edge of the subsequent clock pulse. Summarizing subtractors produce the complexity or subtraction of numbers arriving at their information inputs, depending on the signal arriving at the control input. With a single control signal, an addition is performed, and with a zero signal, subtraction is performed, with the number arriving at the first information input. is subtracted from the number received at the second information input. The register of the complex weight function serves to store the values of this function. The register is recorded on the leading edge of a pulse applied to its control input. Four memory words are used to store the original data and intermediate results. They provide simultaneous and independent execution of operative writing and reading information, for which they have two separate single-bit inputs of the write address and the read address of the correcting write input. Recording is made on the leading edge of the pulse applied to the control input | records The address of the entry is pre-determined. Prior to the arrival of a recording pulse, n can only change after the recording has been made. The control according to the second embodiment (Fig. 2) contains three bits. binary counter 46, one-bit register.47, first 48, BTOpoi 49, third 50, fourth 51, fifth 52, sixth 53 and seventh 54 delay elements, equivalence element 55, inverter 56 and first and second two-input elements And 57 and 58 The device for performing the fast Fourier transform works as follows .., Initially, at the input. 12 ycTpqiftcTBa is given a pulse of the initial setup. On this pulse, the control block 11 and the register 47 of this block are set to the zero state C4eT4Hjj 46 of control block 11. After the end of the initial setup pulse, clock pulses are applied to the device input 13. From these pulses, the states of the control unit counter 46 are weighted, and at the output of the block, using equivalence element 55, inverter 56, elements 57 and 58, and register 47, control signals are generated that determine the operating modes of adders-subtractors 9 and 10, addresses read and write of blocks 4,5,6,7 and 8 of memory and moments of entering information into register 2 and memory blocks. Elements 48 - 54 of the delay are necessary for the addresses and information at the inputs of the PS1 units to change only after the information has been recorded. In the first cycle of the device operation, i.e. after the first clock pulse arrives at the device input 13, on the leading edge of the signal from the output 14 of the control unit 11 to the control input 21 of register 2, the real part of the complex weight function Rew is entered into this register from the first input 3 of the device. In the first memory block 4, the real part of the first ReA operand is recorded on the leading edge of the signal supplied to its control input 41 from the output 40 of the control block 11. The address of the memory cell used for recording is fed to inputs 15 and 30 of memory block 4 from outputs 14 and 29 of control block 11, Register Output register number ReWc 2 and ReA from memory memory side 4 to input of multiplication block 1, where they are multiplied. By the end of the first cycle, at the output of the multiplication unit 1, the product ReA ReW is formed. In the beginning of the second cycle, the imaginary part of the first operand From A, At the same time, is written to the fourth memory block 8 from the input 6 of the device at the address determined by the signals from outputs 14 and 29 of the auxiliary unit 11. at the address that arrives at its inputs 18 and 39 and is determined by signals from outputs 14 and 37/5. By way of control 11, the first product RcA-Rechc is recorded from the output of multiplication unit 1. From the output of the first memory block 4, in accordance with the reading address, which is sent to its input 26 W 38 from the outputs 25 and 37 of the control unit 11, the number 3A comes to the second input of the multiplication unit 1. At the end of the second cycle, at the output of multiplication unit 1, the product rnA-ReW is formed. At the beginning of the third cycle, the control signal from the output 43 of the control unit 11 to the input 45 of the third memory block 7 is written into this block as the product JmA "x-Revy, Register 6 of the complex weight function is entered into this block functions 3rnvc. In the second memory block 5 from the input 6 of the device, the real part of the second ReB operand is written. The inputs Jm A and Jm.a are fed to the inputs of the multiplication unit 1 and their product JmA-JmW is formed at its output. . In the fourth cycle, the product JmA-JmNW is written into the third memory block 7, the imaginary part of the second operand Jmft is written to the second memory block 5 from the input 6 of the device. At the output of block 1, the product ReA-JmW is formed. From the outputs of the third and fourth blocks 7 and 8 of the memory, the information inputs of the first adder-subtractor 9 receive the products ReA-Pe W and 3inA-amV /, and on its code, in accordance with the control signal received at its input 20 from output 14 control block 11, the difference ReA-rew-OmA-L is formed. . This difference is fed to the first information input of the second adder-subtractor 10 .. At its second information input from the output of the second block 5.pam te receives the number of PeV. Under the influence of a single control signal at the input 28 of the second adder-subtractor 10, the first result of the first basic Operation, (eA Re8 + ReA. ReW-DmA-3tflW.) Is formed at the output of the device, and then at the device output. The first part of the first operand of the second basic operation REW is entered into the first block 4 of memory from input 6, the product ReA-ZPCHU is formed at the output of multiplication unit 1, the output of the first adder-subtractor 9 is the sum (JeA-JmW-t-OmA-PeW on the output of the second adder-selector 10 and the output of the device is the sec The first result of the first basic operation of LTL 3 | tB- - ReA Ltl - iJm AR e W. In the sixth and seventh cycles of operation, initial data are entered into the device and the products for the second basic operation are formed, and at the outputs of the totalizer and the output of the device generates the third and fourth results of the first basic operation -ReBtReB-fJeA- Re + 3mA-3mW in the sixth cycle, Jtn BotnB-fte A-Jm-0m A-Raw in the seventh cycle. Starting from the eighth cycle, at the output of the device, the results of the second basic operation are formed, and then after every four cycles, the output of the device receives the results of a new basic operation. The version of the memory block (flg. 3) used in this device contains four registers 59-62, valve groups 63-66, a group of four-input elements OR 67, a two-input d @ 1 Fr 68 reading address, a two-door iishHCH address group, and 70. The information registers of the registers 59–62 are connected to the information input 7i of the memory block, and the output of the element group OR 67 is the output of the block. The addresses of the readout address 68 are connected to the 72 readings of the memory block, the inputs of the write address decoder 69 are connected to the inputs 7, the write addresses of the block, and the second input of the valve group 70.- to the control write input 74 of the memory block. ....:. . , The memory unit works as follows. " For recording, the information is fed to the information input 71 of the memory unit. A 9-address address is supplied to the inputs. At the output of the decoder, corresponding to the submitted address, a single signal is generated, which is fed to the first input of the corresponding valve of the valve group 70. A write signal is given to the control input 74 of the block. On this signal, a single signal appears at one of the outputs of the group of valves 70. This signal is fed to the input of the corresponding register 59, 60, 61 or 62. On the leading edge of the signal, information from input 71 is entered into this register. To read the information, the cell address is fed to the inputs 72 of the read address, decoded on the decoder 68, the signal from the output of the decoder corresponding to the reading address opens the corresponding valve group 63.64.65 or 66. Information from the output of the corresponding register 59, 60, 61 or 62 with an open group, valves 63, 64, 65 or 66 and a group of elements OR 67 goes to block output The introduction of a second subtractor and memory blocks into the device to perform fast Fourier transform allowed to more fully combine in time the operations performed by different units of the device, 5g the idle time in the operation of the blocks and; due to this increase the speed of the device.
--