1 Изобретение относитс к технике св зи и может быть использовано дл декодировани сигналов, передаваемы по линейным трактам цифровых систем передачи в кодах высокой плотности. По. основному авт.св. 965001, и вестен преобразователь кода, содержащий блок разделени пол рностей, выходы которого подключены к входам анализатора чередовани пол рностей сигнапд, элемент ИШ, элемент задержки , и -разр дньй регистр сдвига выходы (1-1) разр дов которого подключены к входам дешифратора, при . этом выход, блока разделени пол рностей через элемент.ИЛИ подключен к входу И -разр дного регистра сдвига , выход анализато ра чередовани пол рностей сигнала через определи-: тель чередовани нарушени пол рностей сигнала.подключен к соответствующему входу дешифратора, вых-од которого через элемент задержки под ключен к входам установки нул соответствукщих разр дов И -разр дного регистра сдвигаfl). Недостатком известного преобразовател кода вл етс низка точ- ность определени огаибок. Цель изобретени - повышение точ ности путем .исключени ложных ошибок , вызванных вставками при формировании кода НДВ- И на передаче. Поставленна цель достигаетс те что в преобразователь Кода, содержащий блок разделени пол рностей, выходы которого подключены к входам анализатора чередовани пол рностей сигнала, элемент ИЛИ, элемент задержки , Ц -разр дный .регистр сдви-. га, вызсоды (1-1) разр дов которого подключены к входам дешифратора, пр этом вь«од. блока разделени пол рностей через элемент ИЛИ подключен ко входу разр дного регистра сдв га, выход; анализатора чередовани пол рностей сигнала через определитель чередовани нарутени пол рностей сигнала подключен к соответствующему входу дешифратора, выход которого через элемент задержки йод ключен к входам установка ул соо ветствующих разр дов И -разр дного регистра сдвига, введены триггер,и последовательно соединенные допол нительный элемент ИЛИ, дополнительный элемент задержки, инвертор и эл мент И, при этом выходы анализатора чередовани пол рностей сигналу под 162 ключены к -входам дополнительного эле- мента ИЛИ, выход дешифратора подключен к одному из входов триггера, к другому входу которого подключен выход дополнительного элемента задержки , а выход триггера подключен к другому входу .элемента И. На чертеже изображена структурна схема предлагаемого преобразовател кода. Преобразователь кода содержит блок 1 разделени пол рностей, элемент ilTII ., дополни т ел элемент ИЛИ 3, Л -разр дный регистр 4 сдвига , дегаифратор 5, анализатор 6 чередовани пол рностей сигнала, определитель 7 чередовани нарутени Пол рностей сигнала, элемент 8 задержки и селектор 9 ощибок, при этом в состав анализатора 6 чередовани пол рностей сигнала вход т триггер 10 и элементы И Пи 12, в состав определител 7 чередовани нарушени пол рностей сигнала вход т триггер 13, элементы И 14 и 15 и элемент ИЛИ 16, а в состав селектора 9 ошибок вход т триггер 17, например D -триггер, дополнительный элемент 18 задержки, инвертор 19 и , элемент И 20. Преобразователь работает следующим образом. , Трехуровневый сигнал (+1, О, -1) поступаклций на вход блока 1 разделени пол рностей, преобразуетс в две последовательности импульсов,, соответствуюрше положительным и отрицательным импульсам входной пос .ледовательности. Анализатор 6 чередовани пол рносте; сигнала формирует один (и) импульс на соответствующем выходе при поступлении ,двух ( h +1) импульсов Одной пол рности на соответствующем входе. Первый импульс переводит триггер 10 в .соответствующее состо ние, открьша , например элемент И 11, через который проходит второй и последующие импульсы. На выходе элемента ИЛИ 2 формируютс импульсы соответствующие нарушени м бипол рности сигнала. Определитель чередовани нарушени пол рностей сигнала, П -разр дный регистр 4 сдвига, дешифратор 5 и элемент 8 задержки представл ют собой узел обнаружени вставки. Вставка определ етс по совпадению факта дешифрации комбинации вставки и на{личин чередовани знака импульсов1 The invention relates to a communication technique and can be used to decode signals transmitted over linear paths of digital transmission systems in high density codes. By. main auth. 965001, and a code converter is known, containing a polarity separation unit, the outputs of which are connected to the inputs of the signal interleaver analyzer, the LH element, the delay element, and the discharge register of the shift (1-1) of which bits are connected to the inputs of the decoder, at. This output of the polarity separation unit through the element. OR is connected to the input of the AND-bit shift register, the output of the signal interleaver polarity analyzer through the determinate signal interleaving of the signal polarity. Connected to the corresponding input of the decoder, the output of which through the delay element is connected to the inputs of the installation of the zero corresponding bits of the AND-bit shift register (fl). A disadvantage of the known code converter is the low accuracy of determining it. The purpose of the invention is to improve accuracy by eliminating false errors caused by inserts when generating the NDV-I code on the transmission. The goal is achieved by the fact that the Code Converter containing the polarity separation unit, the outputs of which are connected to the analyzer inputs of the signal alternation polarity, the OR element, the delay element, C-bit. hectares (1-1) of bits of which are connected to the inputs of the decoder, etc. the polarity separation unit through the OR element is connected to the input of the discharge register; the signal polarization analyzer through the signal polarity determiner is connected to the corresponding input of the decoder, the output of which through the delay element iod is connected to the inputs setting the corresponding bits of the I-bit shift register, a trigger is inserted, and the series element OR connected in series , an additional delay element, an inverter, and an AND element, while the outputs of the analyzer of alternating polarities of the signal under 162 are connected to the –inputs of the additional element OR, the output of the encoder is connected to one of the trigger inputs, to the other input of which the output of the additional delay element is connected, and the trigger output is connected to the other input of the element I. The drawing shows the block diagram of the proposed code converter. The code converter contains a polarity separation unit 1, the ilTII. Element, complements the OR element 3, L is the bit shift register 4, the deiafrator 5, the signal polarization analyzer 6, the signal polarity discontinuity determiner 7, the delay element 8 and The selector 9 is faulty, while the trigger polarizer 10 and the elements PI 12 are included in the signal alternator 6, the signal polarization alternator 7 alternates the trigger 13, the elements AND 14 and 15 and the element OR 16, and the composition of the selector 9 errors include t three a generator 17, for example a D-trigger, an additional delay element 18, an inverter 19, and an AND 20 element. The converter operates as follows. The three-level signal (+1, 0, -1) of the inputs to the input of the polarity separation unit 1 is converted into two sequences of pulses, corresponding to the positive and negative pulses of the input sequence. Analyzer 6 interleaving; the signal forms one (and) pulse at the corresponding output upon receipt, of two (h + 1) pulses of the same polarity at the corresponding input. The first pulse translates trigger 10 into the corresponding state, opening, for example, element 11, through which the second and subsequent pulses pass. At the output of the element OR 2, pulses are formed corresponding to violations of the signal bipolarity. The signal interleaver sequencer, the N-bit shift register 4, the decoder 5, and the delay element 8 are the insert detection unit. The insert is determined by the coincidence of the fact of decoding the combination of the insert and the alternation of the sign of the pulses