SU1037235A1 - Channel-to-channel adapter - Google Patents
Channel-to-channel adapter Download PDFInfo
- Publication number
- SU1037235A1 SU1037235A1 SU813362114A SU3362114A SU1037235A1 SU 1037235 A1 SU1037235 A1 SU 1037235A1 SU 813362114 A SU813362114 A SU 813362114A SU 3362114 A SU3362114 A SU 3362114A SU 1037235 A1 SU1037235 A1 SU 1037235A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- inputs
- adapter
- outputs
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
и два элемента задержки, причем первый и второй входы первого элемента И соединены соответственно с выходами первых элементов НЕ и триггера, выход - с первым входом второго триггера , выходом соединенного с первыми входами первого триггера и второго и третьего элементов И, выход которо го подключен к первому входу третьего триггера, второй вход и выход второго элемента И соединены соответственно с выходом второго элементе НЕ и первым входом четвертого триггера, выход которого соединен с входом первого элемента-задержки и с первым входом четвертого Элемента И, а вход с вторым выходом имитатора и выходом п того триггера,, первым входом подключенного к выходу четвертого элемента И, выход п того элемента И соединен с первым входом шестого триггера , второй вход которого подключен . к выходу первого элемента задержки, а выход - к вторым входам третьего и п того триггеров и через второй элемент задержки - к первым входам шестого и седьмого элементов И, выход шестого элемента И соединен с вторым входом второго триггера, третьим ;;;ходом подключенного к выходу четвертого триггера, а четвертым входом - к выходу третьего триггера и первому входу п того элемента И, второй вход которого соединен с выходом третьего элемента НЕ, третий и чет- вертый входы шестого триггера соеди нены соответственно с выходами второго триггера и седьмого элемента И, входы первого, второго и третьего элементов НЕ соединены соответственно с вторыми входами первого триггера, четвертого и третьего элементов И и соответствующими шинами входа имитатора , третьи входы второго и .третьего элементов И и вторые входы шестого и седьмого элементов И подключены к соответствующим шинам входа имитатора, выходы первого, третьего и четвертого триггеров соединены с соответствующими шинами первого выхода имитатора.and two delay elements, the first and second inputs of the first element I are connected respectively to the outputs of the first elements NOT and the trigger, the output to the first input of the second trigger, the output connected to the first inputs of the first trigger and the second and third elements I, the output of which is connected to the first input of the third trigger, the second input and the output of the second element And are connected respectively to the output of the second element NOT and the first input of the fourth trigger, the output of which is connected to the input of the first delay element and the first input m of the fourth Element And, and the input with the second output of the simulator and the output of the fifth trigger, the first input of the fourth element And connected to the output of the fourth element And connected to the first input of the sixth trigger, the second input of which is connected. to the output of the first delay element, and the output to the second inputs of the third and fifth triggers and through the second delay element to the first inputs of the sixth and seventh And elements, the output of the sixth And element is connected to the second input of the second trigger, the third ;;; the output of the fourth trigger, and the fourth input to the output of the third trigger and the first input of the fifth element I, the second input of which is connected to the output of the third element NOT, the third and fourth inputs of the sixth trigger are connected respectively to the outputs of the second trigger the seventh element And the inputs of the first, second and third elements are NOT connected respectively to the second inputs of the first trigger, fourth and third elements And and the corresponding bus input simulator, the third inputs of the second and. third elements And the second inputs of the sixth and seventh elements And connected to the corresponding tires input simulator, the outputs of the first, third and fourth triggers are connected with the corresponding tires of the first output of the simulator.
3. Устройство по п, 1, о т л и чающеес тем, что узел управлени содержит входной дешифратор, выходной дешифратор, генератор синхросигналов , дешифратор состо ний и группу триггеров, причем первый - четвертый входы входного дешифратора соединены соответственно с первым четвертым входами узла, а п тый входс выходом дешифратора состо ний и первым входом выходного дешифратора, группа выходов которого соединена с первым-шестым выходами узла, а второй , третий, четвертый и п тый входысоответственно с первым, третьим и четвертым входами узла, первые и вторые входы триггеров группы подключены соответственно к первой и второй группам выходом входного дешифратора, третьи входы - к выходу генератора синхросигналов, а выходы - к группе входов дешифратора состо ний.3. The device according to claim 1, 1 and 2, wherein the control node comprises an input decoder, an output decoder, a clock generator, a state decoder, and a group of triggers, the first to fourth inputs of the input decoder are connected respectively to the first fourth inputs of the node, and the fifth input with the output of the state decoder and the first input of the output decoder, the group of outputs of which is connected to the first to sixth outputs of the node, and the second, third, fourth and fifth inputs respectively to the first, third and fourth inputs of the node, ne The first and second inputs of the group triggers are connected respectively to the first and second groups by the output of the input decoder, the third inputs are connected to the output of the clock signal generator, and the outputs are connected to the group of inputs of the state decoder.
Изобретение относитс к вычислительной технике и может быть использовано в многомашинных вычислительных комплексах дл сопр жени ЦВМ.The invention relates to computing and can be used in multi-machine computing complexes for interfacing digital computers.
Известны адаптеры канал-канал, содержащие буферный регистр, два полуадаптера , блок сравнени команд.и блок задани режима L1 .Channel-to-channel adapters are known that contain a buffer register, two semi-adapters, a command comparison unit, and an L1 mode setting unit.
Недостаток известных адаптеров состоит в низкой надежности и ограниченных функциональных возможност х, что приводит к низкой производительности вычислительных комплексов, где они используютс .A disadvantage of the known adapters is low reliability and limited functionality, which leads to poor performance of the computing systems where they are used.
Наиболее близким по технической сущности к предлагаемому вл етс адаптер канал-канал, содержащий буферный регистр и два полуадаптера, каждый из которых состоит из узлов входных и выходных сигналов, регистра команд, соединенного выходом через Дешифратор команд с первым входом узла управлени , а входом - через узел входных сигналов с соответствукщим информационным входом адаптера, регистр адреса, выходом соединенного через узел сравнени адресов со вторым входом узла управлени , третий вход и первый выход которого вл ютс соответствующими управл ющими входом и выходом адаптера, а второй и третий выходы - соединены соответственно с первым и вторым входами узла выходных сигналов, третий вход которого подключен ко второму входу узла сравнени адресов и выходу узла входных сигналов, выход - с соответствующим информационным выходом адаптера, а четвертый вход - через регистр состо ни с четвертым выходо узла управлени , п тым выходом соеди ненного со вторым входом регистра команд, а шестые - с третьим входом узла .сравнени адресов, причем выход буферного регистра подключен к п тым входам узлов выходных сигналов полуадаптеров , первый и второй входы соответственно к выходам узлов входных сигналов полуадаптеров, третий и 1етвертый входы - к седььв 1м выхода узлое управлени полуадаптеров, третий вход и восьмой выход узла управлени первого полуадаптера соединены соответственно с восьмым выходом и третьим входом узла управлени второ го полу адаптера 2 J. Недостаток известного адаптера со стоит в низкой надежности, определ емой большим временем восстановлени адаптера. Это обусловлено тем, чт« тестовые и диагностические программэ проверки известного адаптера приходитс размещать в двух. ЦВМ, которые он сопр гает. Эти программы сложны и сильно св заны. Существует возможность при тестировании подключать адаптер к двум каналам одной ЦВМ и ( ПРОИЗВОДИТЬ диагностику с помощью пр граммы этой ЦВМ. В этом случае, од-, нако, проверка адаптера св зана с ме ханической перекоммутацией разъемов и, как следствие, увеличением времен ремонта. Кроме того, при тестировани известного устройства невозможно точ . но определить место неисправности, так как команду обмена тестовой программы совместно выполн ют не только два полуадаптера, но и два канала ввода-вывода, В результате необходимость длительных переключений при по иске неисправностей и низка разрешающа способность диагностических I программ привод т к существенному снижению коэффициента готовности основного надежностного параметра многомашинных комплексов. 1 5. Целью изобретени вл етс повышение надежности адаптера. Поставленна цель достигаетс тем, что в адаптер, содержащий буферный , регистр и два полуадаптера, каждый из которых состоит .из узла усилени входных сигналов, соединенного выходом с первыми входами -регистра команд и узла сравнени адресов, регистра адреса , соединенного выходом с вторым . входом узла сравнени адресов, узла управлени , первый вход которого подключен через дешифратор команд к выходу регистра команд, второй вход к выходу узла сравнени адресов, первый выход - к второму входу регистра команд, второй выход непосредственно, а третий выход через регистр байта состо ни - соответственно к первому и второму входам узла коммутации выходных сигналов, входы узлов усилени входных сигналов первого и второго полуадаптеров соединены соответственно с первым и вторым информационными ёходами адаптера, а выходы соответственно с первым и вторым входами буферного регистра, третий и четвертый входы которого подключены соответственно к четвертым выходам узлов управлени первого и второго полуадаптеров, третьи входы и п тые выходы которых соединены соответственно с первы и вторыми управл ющими входами и выходами.адаптера, выход буферного регистра подключен к третьим входам узлов кo lмyтaции выходных сигналов первого и второго полуадаптеров, выходы которых вл ютс соответственно первым и вторым информационными выходами адаптера, п тые вь1ходы узлов управлени первого и второго полуадаптеров вл ютс соответственно первым и вторым управл кщими выходами адаптера, введены i имитатор полуадаптера и три мультиплексора , причем выход регистра адреса в каждом полуадаптере соединен с четвертым входом узла коммутации выходных сигналов, выходы первого, второго и третьего мультиплексоров подключены соответственно к четвертым входам узлов управлени -первого и второго полуадаптеров и входу имитатора полуадаптера, а первые и вторые входы - соответственно к выходам дешифраторов команд первого и второго подуадаптеров, шестые выходы узлов управлени первого и второго полуадаптеров подключены соответственно к третьему и четвертому входам треть его мультиплексора и к третьим входам второго и первого мультиплексоров , четвертые входы которых соедине ны с первым выходом имитатора полуадаптера , вторым выходом подключенного к п тому входу буферного регистра , а также тем, что имитатор полуадаптера содержит шесть триггеров . Три элемента НЕ, семь элементов -И и два элемента задержки, причем первый и второй входы первого элемента И соединены соответственно с выходами первых элементов НЕ и триггера , выход - с первым входом второго триггера, выходом соединенного с первыми входами первого триггера ,и второго и третьего элементов И, выход которого подключен к первому входу третiiero триггере, второй вход и выход второго элемента И соединены соответственно с выходом второго эле мента НЕ и первым входом четвертого триггера, выход которого соединен со входом первого элемента задержки и с первым входом четвертого элемента И, а вход - с вторым выходом имитатора и выходом п того триггера, первым входом подключенного к выходу е вертого элемента И, выход п того эле мента И соединен с первым входом шестого триггера, второй вход которо го подключен к выходу первого элемента задержки , а выход - к вторым входам третьего и п того триггеров и через второй элемент задержки к первым входам шестого и седьмого элементов И, выход шестого элемента соединен с вторым входом второго триггера, третьим входом подключенного к выходу четвертого триггера, а четвертым входом - к выходу третьего триггера и первому входу п того элемента И, второй вход которого сое динен с выходом третьего элемента Н третий и четвертый входы шестого триггера соединены соответственно с выходами второго триггера и седь го элемента И, входы первого, второ го и третьего элементов НЕ соединены соответственно .с вторыми входами первого триггера, четвертого и трет его элементов И и соответствующими шинами входа имитатора, третьи входы второго и третьего элементов И и вторые входы шестого и седьмого эл ментов И подключены к соответствуюа шинам входа имитатора, выходы перво ГО, третьего и четвертого триггеров соединены с соответствующими шинами первого выхода имитатора, и тем, -что узел управлени содержит входной дешифратор , выходной дешифратор, генератор синхросигналов, дешифратор состо ний и группу триггеров, причем первый - четвертый входы входного дешифратора соединены соответственно с первым-четвертым входами узла, а п тый вход - с выходом дешифратора состо ний и первым входом выходного дешифратора, группа выходов которого соединена с первым-шестым выходами узла , а второй, третий, четвертый и п тый входы - соответственно с первым , третьим и четвертым входами узла, первые и вторые входы триггеров группы подключены соответственно к первой и второй группам выходов входного дешифратора, третьи входы - к выходу генератора синхросигналов, а выходы к группе входов дешифратора состо ний. На фиг. 1 представлена блок-схема адаптера; на фиг. 2 и 3 примеры функциональных схем узла управлени и имитатора полуадаптера. Адаптер содержит (фиг. 1) полуадаптера 1 и 2, каждый из которых состоит из узла 3 усилени входных сигналов , регистра 4 команд, дешифратора 5 команд,регистра 6 адреса, узла 7 сравнени адресов, узла-8 управлени , узла 9 коммутации выходных сигналов и регистра 10 байта состо ни , буферный регистра 11, мультиплексоры 12-й и имитатор 15 полуадаптера . На фиг. 1 показаны шины 16-21 св зи полуадаптеров 1 и 2 с мультиплексорами 12-И, шины выходов и входа имитатора 15 полуадаптера , а также шины 25 и 2б информационных входов адаптера, шины 27 и 28 управл ющих входов адаптера, шины 29 и 30 управл ющих выходов адаптера и шины 31 и 32 информационных выходов адаптера. Узел 8 управлени содержит (фиг.2) входной дешифратор 33, генератор 3 синхросигналов, триггеров группы, дешифратора 0 состо ний и выходного дешифратора k. Имитатор 15 полуадаптера содержит (фиг. З) триггеры 42-27, элементы НЕ 48-50, элементы И и элементы 5В и 59 задержки. Адаптер канал-канал работает следующим образом. Канал (например, первый канал, подключенный к полуадаптеру1) производит начальную выборку адаптера/ При этом адрес от первого канала по шине 25 через узел 3 поступает в узел 7, где сравниваетс с адресом полуадаптера присвоенным ему в системе и хран щемс в регистре 6 адреса . Регистр 6 может быть выполнен в виде тумблерного регистра. Результат сравнени адресов (сигнал Адрес совпадени ) выдаетс в узел 8, Который в зависимости от сигналов управлени первого канала на шине 27 и сигналов, поступающих с выходов дешифратора 5i узла 7 и мультиплексора 12 вырабатывает сигналы, обеспечивающие работу адаптера в соответствии с.ОСТ k ГО 30i.000 Интерфейс ввода-вывода ЕС ЭВМ . Если адреса совпадают, то из регистра 6 выдаетс ответный адрес адаптера через узел 9 на информационные шины 31 и далее в первый канал, который срав нивает адрес, полученный от адаптера с адресом, ранее выданным на шины 25 и при их совпадении выдает на шины 25 код команды обмены, который запоминаетс в регистре k и декодируетс дешифратором 5. В коде команды указы„- - ..х. гч.|.., «: . ,.,i ваетс режим работы адаптера (Работа или Контроль). Сигналы с выхода деи|ифратора 5 поступают на входы узла 8 и мультиплексоров 12-14 и определ ют режим работы адаптера. В режиме Работа производитс передача информации между каналами с участием двух полуада 1теров 1 и 2. При этом св зь .между полуадаптерами 1 и 2 осуществл етс через мультиплексоры 12 и 13 прохождение сигналов через мультиплексор 14 запрещено и имитатор 15 не работает. В режиме Контроль производитс полна автономи (без участи смежного полуадаптера и сопр женного с ним канала) проверка полуада 1тера. Во врем проверки полуадаптера 1 с помощью мультиплексоров 12 И 14 устанавливаетс св зь между полуадаптером 1 и имитатором 15. Во врем проверки полуадаптера 2 подключение имитатора осуществл етс с помощью мультиплексоров 13 и 14. В режиме Работа после расшифрювки команды первого канала, требующей соответствующей команды второго канала , полуадаптер 1 помещает команду . в буферный регистр 11 и выдает сигнал 1 5,8 ожидани согласовани (Ожидание, согласовани ) , который уерез мультиплексор 13 поступает в полуадаптер 2. (Согласовани требуют команды, св занные с передачей данных из одного канала в другой. Команде записи от одного канала соответствует команда считывани из другого канала и наобо рот). Полуадаптер 2 выдает во второй канал байт состо ни с указателем Внимание, в ответ на который второй канал посылает в адаптер команду уточнени состо ни . По этой команде полуадаптер 2 передает второму каналу содержимое буферного регистра 11, т.е. команду, присланную первым каналом. ПрограммаЦВМ, к которой подключен второй канал, определ ет ,- кака согласованна команда должна быть послана в адаптер и затем посылает эту команду. Если команды согласованы, полуадаптер 2 посылает в узел 8 полуадэптера 1 сигнал подтверждени согласовани (Подтверждение согласовани ), после чего оба полуадаптера совместно выполн ют команды обмена до их завершени . При этом байт информации, полученный, например , из первого канала, производ щего запись, помещаетс в буферный регистр 11, после чего в полуадаптер 2 посылаетс сигнал готовности (Готов ), по которому этот полуадаптер передает во второй канал этот байт информации и посылает в полуадаптер 1 сигнал подтверждени передачи информации (Подтверждение готрвности). В процессе обмену в регистре 10 формируетс байт состо ни , который передаетс в канал при выполнении начальной выборки и после завершени обмена. Узел 8 может быть реализован в виде синхронного «|и(йэового автомата. Состо ние узла 8 определ етс состо ни ми триггеров 35-39, которые измен ют свои состо ни по фронту синхроимпульсов , вырабатываемых генератором 34. РХОДМОЙ дешифратор 33 в зависимости от входных сигналов узла 8 и предыдущего состо ни узла 8 формирует управл ющие сигналы на входах триггеров 35-39, которые определ ют следующие состо ни узлаd. На выходе дешифратора 40 вырабатываютс сигна/м 1, соответствующие состо нию триггеров 35-39. Выходной дешифратор 41 в зависимости от состо ни узла 8 и входных сигналов вырабатывает внешние управл ющие си налы узла 8. По управл ющим шинам канала 27 (28) на вход дешифратора 33 поступают сигналы управлени канала - АДР-К, УПР-К, ВБР-К, ИНФ-К, БЛК-К, РВБ-К, РАБ-К согласно интерфейсу ввода-вывода. От дешифратора поступают сигналы Запись, Чтение Уточнить состо ние, Немедленно выполн ема операци (например, Проверить ввод-вывод или Холостой ход), Работа, сформированные в результате декодировани команды обмена. По шинам 20 (21) вфежиме Работа поступают сигналы с выхода смежного полуадаптера, а в режиме Контроль - сигналы имитатора 15 полуадаптера. Сигнал Ожидание согласовани вырабатываетс смежным Нолуадаптером при получении им команды , требующей согласовани . По этому сигналу узел 8 вырабатывает сигналы, обеспечивающие передачу в канал байта состо ни с указателем Внимание. Сигнал Готов вырабаты ваетс смежным полуадаптером и имитйторЬм 15 после того, как в буферный регистр 11 записан байт данных дл передачи. Сигналы Запись и Чтение формируютс смежным полуадаптером , определ ют тип выполн емой команды и используютс дл уста новлени соответстви полученных команд. Сигнал Подтверждение согла совани вырабатываетс смежным полуадаптером и имитатором 15 в ответ на сигнал Ожидание согласовани после получени согласованной команды - Сигнал Окончить вырабатываетс смежным полуадаптером после того, как канал, сопр женный с ним, выдал последовательность окончани . Сигнал Подтверждение готовности вырабатываетс в ответ на сигнал Готовновть после того, как в кана передан байт из буферного регистра 11, Сигналы со второго выхода узла поступают на вход узла 9 и управл ю коммутацией или информации из буфер ного регистра 11, или байта состо н из регистра 10, или адреса из регис ра 6 - на шины 31 -(32). На шинах 29 (30) вырабатываютс сигналы управле ни абонентов ТРБ-А, АДР-А, ВБВ-А, УПР-А, ИНФ-А, РАБ-А. Сигналы с трет его выхода узла управлени поступаю на вход регистра 10, где по ним про : ИЗВОДИТСЯ установка соответствукмцих разр дов байта состо ни . По сигнал 35 на первом и четвертом выходах узла. 8 производитс запись информации соответственно в регистры и 11. Сигналы с шестого выхода узла 8 поступают на входы мультиплексоров 13 и k, а затем в рабочем режиме - на вход смежного полуадаптера, а в режиме .Контроль - на вход имитатора 15 . В режиме Контроль команда, полученна из канала, в буферный регистр не помещаетс . В этом режиме сигналы внутреннего сопр жени полуадаптера, смежного с провер емым (Подтверждение согласовани , Подтверждение готовности, Готов) вырабатывает имитатор 15. Дл проверки полуадаптера канал (например, первый канал при проверке полуадаптера 1) посылает команду записи, в коде которой установлен признак выполнени команды в режиме Контроль. Сигнал с выхода дешифратора 5 подключает имитатор 15 через мультиплексоры 12 и 1 к первому полуадаптеру. Каждый байт информации , поступивший из канала, в ходе выполнени операции записи заноситс в буферный регистр 11. После выполнени операции записи канал посылает в провер емый полуадаптер команду считывани , при выполнении которой в канал передаетс информаци из буферного регистра 11. Первый байт содержит информацию, переданную в последнем байте при выполнении операции записи. Значение информации в каждом последующем байте увеличиваетс на +V по сравнению с предыдущим. Добавление +1 к содержимому регистра 11 производитс по сигналу на втором выходе имитатора 15, поступающему на счетный вход буферного регистра 11. Окончание обмена производитс в режиме Контроль по инициативе канала. Имитатор полуадаптера 15 представл ет собой цифровой автомат, состо ни которого определ ютс состо ни м триггеров . В режиме Контроль на вход имитатора 15 поступают сигналы провер емого полуадаптера: Ожидание согласовани , Готов, Подтверждение готовности . Чтение, Запись, Окончить , на выходе имитатора 15 формируютс сигналы Подтверждение готовности , Подтверждение согласовани , Готов, икмтирующие работу полуадаптера смежного с провер емым. После получени команды, требующей согласовани , провер емый полуадаптер выдает сигнал Ожидание согласованости , по которому триггер 42 устанавливаетс в состо ние 1, что соответствует второму состо нию узла 8. Сигнал Подтверждение согласованости с выхода триггера Ц2 поступает в провер емый полуадаптер, кото рый сбрасывает сигнал Ожидание согласованости и переходит к циклу передачи данных. По сбросу сигнала Ожидание согласованости устанавливаетс триггер ijS, а затем сбрасываетс триггер t2. Узел 8 переходит в третье состо ние. Далее, в зависимости от команды, выполн емой прой п ймым полуадаптером (Запись или Чтение) производ тс следующие .действи . При выполнении команды за писи провер емый полуадаптер принимает бейт данных из канала, записывает его в буферный регистр 11 и выдает сигнал Готов, свидетельствующий о готовности информации в бу ферном регистре. По сигналам Запис и Готов устанавливаетс триггер а затем сбрасываетс триггерЧЗ :(узел 8 переходит в четвертое состо ние). Сигнал Подтверждение готовности с выхода триггера t поступает в провер емый полуадаптер, извеща последний, что информаци из регистра 11 считана и в него можно записывать.новую информацию. По сигналу Подтверждение готовности провер емый полуадаптер обращаетс в канал, за следующим байтом данных. Канал либо передает байт данных (в этом случае сигнал Окончить 0), либо отвечает последовательностью окончани операции обмена (в случае завершени передачи массива данных, указанного в команде обмена). В последнем случае провер емый полу . адаптер выдает сигнал Окончить. После перехода из седьмого состо ни в первое или третье, провер емый полуадаптер сбрасывает сигнал Го3512 тов. При этом устанавливаетс триггер 7 и сбрасываетс триггер k. Узел 8 переходит в седьмое состо ние, длительность которого определ етс временем задержки элемента 59. Далее узел В переходит в третье состо ние или в исходное состо ние. Если провер емый полуадаптер выполн ет команду Чтение, то из третьего состо ни автомат переходит в п тое состо ние (по сигналам Чтение и Подтверждение готовности устанавливаетс триггер 5, после чего сбрасываетс триггер ). Сигнал Готов с выхода триггера 45 .посту .пает в провер емый полуадаптер, сигнализиру о готовности информации в буферном регистре. По этому сигналу провер емый полуадаптер передает информацию из буферного регистра 11 в канал. Канал или принимает байт данных , или отвечает последовательностью окончани операции обмена (полуадап Р Формирует сигнал Окончить), после чего полуадаптер выдает сигнал Подтверждение готовности, по которому устанавливаетс триггер 46 и сбрасываетс триггер 45. Сигнал Добавление -fl с выхода триггера 46 поступает ho шине 22 на счетный вход буферного регистра 11, где по нему к содержимому буферного регистра добавл етс единица. Длительность сигнала Добавление ч-1 определ етс временем задержки элемента 58. По истечении этого .времени узел 8 переходит в седьмое состо ние. Переход из седьмого состо ни в третье или в первое состо ние описан выше. Таким образом, в предлагаемом адаптере обеспечена возможность автономной проверки каждого полуадаптера, что позвол ет повысить разрешающую способность при диагностике неисправностей и сократить врем поиска неисправностей .The closest in technical essence to the present invention is an adapter channel-channel containing a buffer register and two semi-adapters, each of which consists of input and output signal nodes, a command register connected by an output via a decoder of commands to the first input of the control node, and input the input node with the corresponding information input of the adapter, the address register, the output connected via the address comparison node with the second input of the control node, the third input and the first output of which are the control input and output of the adapter, and the second and third outputs are connected respectively to the first and second inputs of the output signals node, the third input of which is connected to the second input of the address comparison node and the output node of the input signals, the output to the corresponding information output of the adapter, and the fourth input is via the status register with the fourth output of the control node, the fifth output of the command register connected to the second input, and the sixth input to the third input of the node. address comparison, the output of the buffer register is connected to the fifth inputs of the output nodes of the semiadapters, the first and second inputs, respectively, to the outputs of the input nodes of the semiadapters, the third and the fourth inputs to the seventh 1m output node of the semiadapters, the third input and the eighth output of the first node the semi-adapter is connected respectively to the eighth output and the third input of the control unit to the second half of the adapter 2 J. A disadvantage of the known adapter is low reliability, determined by the long adapter recovery time. This is due to the fact that test and diagnostic testing programs of a known adapter must be placed in two. DVRs that it matches. These programs are complex and tightly coupled. When testing, it is possible to connect the adapter to two channels of a single digital computer and (to PRODUCE diagnostics using the program of this digital computer. In this case, however, the adapter test is associated with a mechanical switching of the connectors and, as a result, an increase in repair times. In addition, when testing a known device, it is impossible to exactly. but to determine the location of the malfunction, since the test program exchange command jointly executes not only two semi-adapters, but also two I / O channels. As a result, the need for long switching failures and low resolution of the diagnostic I programs result in a significant reduction in availability the main reliability parameter of multimachine complexes. 15. The aim of the invention is to increase the reliability of the adapter. The goal is achieved by the fact that the adapter contains a buffer register and two semi-adapters, each of which consists of. from the input amplification node, connected by the output to the first inputs of the command register and the address comparison node, the address register connected to the second output. the input of the address comparison node, the control node whose first input is connected via a command decoder to the output of the command register, the second input to the output of the address comparison node, the first output to the second input of the command register, the second output directly, and the third output through the status byte register respectively, to the first and second inputs of the switching node of the output signals, the inputs of the gain nodes of the input signals of the first and second semi-adapters are connected respectively to the first and second information inputs of the adapter, and the outputs respectively -retarded with first and second inputs of the buffer register, the third and fourth inputs which are respectively connected to fourth outputs of the control units poluadapterov first and second, and third inputs Tide n outputs are connected respectively with the first and second by the control inputs and outputs. the adapter, the output of the buffer register is connected to the third inputs of the nodes that simulate the output signals of the first and second semi-adapters, the outputs of which are the first and second information outputs of the adapter, respectively, the fifth control inputs of the first and second semi-adapters, respectively, the first and second control outputs of the adapter , i, a half-adapter simulator and three multiplexers are introduced, with the output of the address register in each half-adapter connected to the fourth input of the output switching node, the outputs of the first second, third and third multiplexers are connected respectively to the fourth inputs of the control nodes — the first and second semi-adapters and the input of the semi-adapter simulator, and the first and second inputs — respectively to the outputs of the decoder commands of the first and second subadapters; the sixth outputs of the control nodes of the first and second semi-adapters are connected respectively to the third and fourth inputs are one third of its multiplexer and to the third inputs of the second and first multiplexers, the fourth inputs of which are connected to the first output of the simulator by of the luadapter, the second output of the buffer register connected to the fifth input, and also the fact that the simulator of the semi-adapter contains six triggers. Three elements are NOT, seven elements are AND, and two delay elements, the first and second inputs of the first element And are connected respectively to the outputs of the first elements NOT and the trigger, the output to the first input of the second trigger, the output connected to the first inputs of the first trigger, and the second and The third And elements, the output of which is connected to the first tertiiero trigger input, the second input and the output of the second element And are connected respectively to the output of the second element NOT and the first input of the fourth trigger, the output of which is connected to the input of the first el the delay element with the first input of the fourth element is And, and the input with the second output of the simulator and the output of the fifth trigger, the first input connected to the output of the true element And, the output of the fifth element AND is connected to the first input of the sixth trigger, the second input of which connected to the output of the first delay element, and the output to the second inputs of the third and fifth triggers and through the second delay element to the first inputs of the sixth and seventh elements And, the output of the sixth element is connected to the second input of the second trigger, the third input of the connected to the output of the fourth trigger, and the fourth input to the output of the third trigger and the first input of the fifth element I, the second input of which is connected to the output of the third element H, the third and fourth inputs of the sixth trigger are connected respectively to the outputs of the second trigger and the seventh element And, inputs the first, second and third elements are NOT connected respectively. with the second inputs of the first trigger, the fourth and third of its elements AND, and the corresponding input tires of the simulator, the third inputs of the second and third elements AND, and the second inputs of the sixth and seventh I elements are connected to the corresponding inputs of the simulator, the outputs of the first, third, and fourth triggers are connected with the corresponding buses of the first output of the simulator, and the fact that the control node contains an input decoder, an output decoder, a clock generator, a decoder of states, and a group of triggers, the first to fourth inputs the input decoder is connected respectively to the first to fourth inputs of the node, and the fifth input is connected to the output of the state decoder and the first input of the output decoder, the output group of which is connected to the first to sixth outputs of the node, and the second, third, fourth, and fifth inputs are respectively with the first, third and fourth inputs of the node, the first and second inputs of group triggers are connected respectively to the first and second groups of outputs of the input decoder, the third inputs are connected to the output of the sync signal generator, and outputs to the group of inputs of the decoder states FIG. 1 is a block diagram of an adapter; in fig. 2 and 3 are examples of functional diagrams of the control node and simulator of the semi-adapter. The adapter contains (FIG. 1) semi-adapter 1 and 2, each of which consists of a node 3 amplifying input signals, a register of 4 commands, a decoder of 5 commands, a register of 6 addresses, a node of 7 address comparison, a control node-8, an output switching node 9, and a register of 10 bytes nor, buffer register 11, multiplexers 12th and simulator 15 semi-adapters. FIG. 1 shows bus lines 16-21 of semi-adapters 1 and 2 with multiplexers 12-I, buses of outputs and input of simulator 15 semi-adapters, as well as buses 25 and 2b of information inputs of the adapter, buses 27 and 28 of the control inputs of the adapter, tires 29 and 30 of the adapters adapter outputs and bus 31 and 32 adapter information outputs. The control unit 8 comprises (FIG. 2) an input decoder 33, a generator of 3 clock signals, a group trigger, a decoder of 0 states, and an output decoder k. The simulator 15 semi-adapter contains (FIG. H) triggers 42-27, elements NOT 48-50, elements And and elements 5B and 59 of the delay. Adapter channel-channel works as follows. A channel (for example, the first channel connected to semi-adapter 1) performs an initial adapter sample. The address from the first channel on bus 25 through node 3 enters node 7, which is compared with the address of the semi-adapter assigned to it in the system and stored in address register 6. Register 6 can be made in the form of a toggle register. The result of the address comparison (the Address coincidence signal) is output to node 8, which, depending on the control signals of the first channel on bus 27 and the signals from the outputs of decoder 5i of node 7 and multiplexer 12, produces signals that ensure the operation of the adapter in accordance with. OST k GO 30i. 000 EU I / O interface computer. If the addresses match, then from register 6, the adapter's return address is output through node 9 to information buses 31 and then to the first channel, which compares the address received from the adapter with the address previously provided to buses 25 and, if they match, issues a code to buses 25 command exchanges, which is stored in register k and decoded by decoder 5. In the command code the decrees „- -. . x hch |. . , ":. , , i is the adapter operation mode (Operation or Control). The signals from the output of the driver 5 are fed to the inputs of node 8 and multiplexers 12-14, and determine the mode of operation of the adapter. In the Operation mode, information is transmitted between the channels with the participation of two pounds 1terov 1 and 2. In this connection. between semi-adapters 1 and 2 is carried out through multiplexers 12 and 13, the passage of signals through multiplexer 14 is prohibited and the simulator 15 does not work. In the Control mode, a full autonomy is performed (without the fate of the adjacent semi-adapter and the channel connected to it) checking the half-ter of 1ter. During testing of the semi-adapter 1 using multiplexers 12 and 14, communication is established between the semi-adapter 1 and the simulator 15. During the test of the semi-adapter 2, the simulator is connected using multiplexers 13 and 14. In the Operation mode, after deciphering the command of the first channel requiring the corresponding command of the second channel, semiadapter 1 places the command. to the buffer register 11 and generates a signal 1 5,8 waiting for approval (Waiting, matching), which the multiplexer 13 enters into the semi-adapter 2. (Coordination is required by commands associated with transferring data from one channel to another. A write command from one channel corresponds to a read command from another channel and vice versa. Semi-adapter 2 issues status bytes to the second channel with an Attention pointer, in response to which the second channel sends a state clarification command to the adapter. At this command, the semi-adapter 2 transmits the contents of the buffer register 11 to the second channel, and so on. e. command sent by the first channel. The programmatic computer, to which the second channel is connected, determines which matching command should be sent to the adapter and then sends this command. If the commands are matched, the semi-adapter 2 sends an approval confirmation signal (Confirmation confirmation) to the node 8 of semi-adapter 1, after which both semi-adapters execute the exchange instructions together before completion. In this case, the information byte received, for example, from the first recording channel, is placed in the buffer register 11, after which a ready signal (Ready) is sent to the semi-adapter 2, via which the semi-adapter transmits this information byte to the second channel and sends the semi-adapter 1 signal to confirm the transfer of information (Confirmation of readiness). During the exchange process, a status byte is generated in register 10, which is transmitted to the channel during the initial sampling and after the exchange is completed. Node 8 can be implemented in the form of a synchronous "| and (new machine. The state of node 8 is determined by the states of the flip-flops 35-39, which change their states on the front of the clock pulses produced by the generator 34. Depending on the input signals of the node 8 and the previous state of the node 8, the ROSCOM decoder 33 generates control signals at the inputs of the triggers 35-39, which determine the following states of the node d. At the output of the decoder 40, a signal / m 1 is generated corresponding to the state of the flip-flops 35-39. The output decoder 41, depending on the state of the node 8 and the input signals, generates the external control signals of the node 8. The control buses of channel 27 (28) to the input of the decoder 33 receive control signals of the channel - ADR-K, UPR-K, VBR-K, INF-K, BLK-K, RVB-K, RAB-K according to the input-output interface . The decoder receives the signals Write, Read, Refine, Immediately perform an operation (for example, Check I / O or Idle), Work generated by decoding the exchange command. The tires 20 (21) in the Work mode receive signals from the output of the adjacent semi-adapter, and in the Control mode - signals from the simulator 15 semi-adapter. The Waiting for Negotiation signal is generated by the adjacent Noad Adapter when it receives a command that requires matching. On this signal, node 8 generates signals that provide a status byte with a pointer to the channel. The Ready signal is produced by an adjacent semi-adapter and an IM 15 after the data byte for transmission is written to the buffer register 11. The Write and Read signals are generated by the adjacent semi-adapter, determine the type of command to be executed, and are used to determine the correspondence of the commands received. The Signal Confirmation Signal is generated by an adjacent semi-adapter and simulator 15 in response to a signal Waiting for Negotiation after receiving a negotiated command - The End Signal is generated by an adjacent semi-adapter after the channel associated with it has issued an ending sequence. The readiness confirmation signal is generated in response to the Ready signal after the byte from buffer register 11 is transmitted to the channel, the signals from the second output of the node enter the input of node 9 and are controlled by switching or information from the buffer register 11 or byte from the register 10, or addresses from the register 6 - to tires 31 - (32). On tires 29 (30), signals are generated for the control of the TRB-A, ADR-A, VBV-A, UPR-A, INF-A, RAB-A subscribers. The signals from the third of its output from the control node are fed to the input of register 10, where according to them, the following bits of the status byte are deduced. On a signal 35 on the first and fourth exits of a node. 8, information is recorded in registers and 11, respectively. The signals from the sixth output of node 8 are fed to the inputs of multiplexers 13 and k, and then, in the operating mode, to the input of the adjacent semi-adapter, and in the mode. Control - at the input of the simulator 15. In Control mode, a command received from the channel is not placed in the buffer register. In this mode, the internal interface signals of a semi-adapter adjacent to the one being tested (Confirmation confirmation, Confirmation of readiness, Ready) are produced by the simulator 15. To check the semi-adapter, a channel (for example, the first channel when checking semi-adapter 1) sends a write command, in the code of which the indication of execution of the command in the Monitoring mode is set. The signal from the output of the decoder 5 connects the simulator 15 through multiplexers 12 and 1 to the first semi-adapter. Each byte of information received from the channel, in the course of the write operation, is entered into the buffer register 11. After the write operation is completed, the channel sends a read command to the checked semi-adapter, which, when executed, transfers information from the buffer register 11 to the channel. The first byte contains the information transmitted in the last byte when performing a write operation. The value of the information in each subsequent byte is increased by + V compared to the previous one. The addition of +1 to the contents of register 11 is effected by the signal at the second output of the simulator 15, which arrives at the counting input of the buffer register 11. The end of the exchange is made in the control mode initiated by the channel. The simulator of the semi-adapter 15 is a digital automaton, the states of which are determined by the states of the flip-flops. In the Control mode, the input of the simulator 15 receives signals of the tested semi-adapter: Waiting for approval, Ready, Confirmation of readiness. Read, Write, Finish, at the output of the simulator 15 signals are generated Confirmation of readiness, Confirmation of approval, Ready, indicating the work of the semi-adapter adjacent to the checked one. After receiving a command that requires matching, the tested semi-adapter issues a Waiting for Matching signal, according to which the trigger 42 is set to state 1, which corresponds to the second state of node 8. Signal Confirmation confirmation from the output of flip-flop Q2 enters the checked semi-adapter, which resets the Waiting for Compatibility signal and goes to the data transfer cycle. By resetting the signal Waiting for consistency, the ijS trigger is set, and then the trigger t2 is reset. Node 8 enters the third state. Further, depending on the command executed by the second half-adapter (Write or Read), the following are performed. action When the write command is executed, the checked semi-adapter receives the data beit from the channel, writes it to the buffer register 11, and issues a Ready signal, indicating that the information in the buffer register is ready. On the Record and Ready signals, the trigger is set and then the HS / C: reset trigger (node 8 goes to the fourth state). The signal Confirmation of readiness from the output of the trigger t enters the checked semi-adapter, informing the latter that the information from register 11 is read and can be written to it. new information. On a signal to confirm the readiness of the checked semi-adapter turns to the channel, following the next data byte. The channel either transmits a data byte (in this case, the signal Terminate 0), or responds with the sequence of the end of the exchange operation (in case of completion of the transfer of the data array specified in the exchange command). In the latter case, verifiable to the floor. The adapter issues a finish signal. After the transition from the seventh state to the first or third state, the tested semi-adapter resets the signal of Com. This sets trigger 7 and flushes trigger k. The node 8 enters the seventh state, the duration of which is determined by the delay time of the element 59. Then the node B goes to the third state or to the initial state. If the checked semiadapter performs the Read command, then from the third state the automaton goes to the fifth state (by the Read and Read Ready signals, the trigger 5 is set, after which the trigger is reset). Signal Ready from trigger output 45. post. It goes to the checked semi-adapter, signaling the readiness of information in the buffer register. By this signal, the checked semi-adapter transmits information from buffer register 11 to the channel. The channel either accepts a data byte, or responds with a sequence of exchanges (semi-adaptive P generates a terminate signal), after which the semi-adapter issues a Confirmation of Readiness signal, on which the trigger 46 is set and the trigger 45 is reset. The signal Adding -fl from the output of flip-flop 46 is fed to ho bus 22 to the counting input of the buffer register 11, where one is added to the contents of the buffer register. Signal duration Adding h − 1 is determined by the delay time of element 58. After this. time node 8 enters the seventh state. The transition from the seventh state to the third or to the first state is described above. Thus, in the proposed adapter, the possibility of autonomous testing of each semi-adapter is provided, which allows to increase the resolution in the diagnosis of malfunctions and shorten the time for troubleshooting.
1one
m 1йm 1st
«е"E
fr fr
..
II
ЬфBf
&&
jj
hh
JJ
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813362114A SU1037235A1 (en) | 1981-12-10 | 1981-12-10 | Channel-to-channel adapter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813362114A SU1037235A1 (en) | 1981-12-10 | 1981-12-10 | Channel-to-channel adapter |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1037235A1 true SU1037235A1 (en) | 1983-08-23 |
Family
ID=20985363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813362114A SU1037235A1 (en) | 1981-12-10 | 1981-12-10 | Channel-to-channel adapter |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1037235A1 (en) |
-
1981
- 1981-12-10 SU SU813362114A patent/SU1037235A1/en active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР ff , кл. G Об F 3/0, 1978. 2. Электронна вычислительна машина ЕС-1050, М., Статистика. 1976, с. 189-190 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970007764B1 (en) | Apparatus for program control | |
CA1078524A (en) | Destination selection apparatus for a bus oriented computer system | |
US3728693A (en) | Programmatically controlled interrupt system for controlling input/output operations in a digital computer | |
US4573120A (en) | I/O Control system for data transmission and reception between central processor and I/O units | |
JPH0642186B2 (en) | Data processing system | |
US6684362B1 (en) | Method and apparatus for connecting manufacturing test interface to a global serial bus including an I2 c bus | |
JPH0626336B2 (en) | Control link | |
US3999053A (en) | Interface for connecting a data-processing unit to an automatic diagnosis system | |
SU1037235A1 (en) | Channel-to-channel adapter | |
US4964036A (en) | Channel hardware diagnostic apparatus and method | |
SU851391A1 (en) | Channel-to-channel adapter | |
SU1179359A1 (en) | Microprogram interface | |
SU1522223A1 (en) | Device for inter-set interfacing | |
SU1056201A1 (en) | Device for checking microinstruction sequence | |
SU1177817A1 (en) | Device for debugging programs | |
SU1513462A1 (en) | Device for interfacing computer with peripheral apparatus | |
SU1363219A1 (en) | Device for debugging program-equipment units | |
SU1631549A1 (en) | Data processor | |
SU1067492A1 (en) | Channel-to-channel adapter | |
SU1425694A1 (en) | Channel-to-channel adapter | |
CN100377097C (en) | Error eliminating device | |
SU446060A1 (en) | Computer control unit | |
SU1288707A2 (en) | Device for exchanging data between group of input-output channels and internal memory | |
SU1425683A1 (en) | Device for debugging software/hardware blocks | |
SU809138A1 (en) | Exchange system |