SU1177817A1

SU1177817A1 - Device for debugging programs

Info

Publication number: SU1177817A1
Application number: SU843715564A
Authority: SU
Inventors: Gennadij V Pleshev; Mikhail A Polunin
Original assignee: Gennadij V Pleshev; Mikhail A Polunin
Priority date: 1984-03-27
Filing date: 1984-03-27
Publication date: 1985-09-07

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах отладки программ и в системах программного контроля. 5The invention relates to automation and computing and can be used in systems debugging programs and software control systems. five

Целью изобретения является упрощение устройства.The aim of the invention is to simplify the device.

На чертеже приведена блок-схема устройства.The drawing shows a block diagram of the device.

Устройство содержит память 1, 10The device contains a memory 1, 10

счетчик 2 адреса, блок 3 переключателей, распределитель 4, логический коммутатор 5, синхрогенератор 6, регистр 7 числа, первую группу входов 8, первую группу выходов 9,' <5counter 2 addresses, block of 3 switches, distributor 4, logical switch 5, clock generator 6, register 7 numbers, first group of inputs 8, first group of outputs 9, '<5

вторую группу выходов 10, блок 11 сравнения, первый и второй коммутаторы 12 и 13 соответственно, группу элементов И 14, блок 15 задания форматов, входной и выходной регист- 20 ры 16 и 17 соответственно, элемент ИЛИ 18, формирователь 19 импульса, триггер 20, вторую и третью группы входов 21 и 22 соответственно, группу шин 23. 25the second group of outputs 10, the comparison unit 11, the first and second switches 12 and 13, respectively, the group of elements AND 14, the format setting unit 15, the input and output registers 20 and 17, respectively, the element OR 18, the pulse former 19, the trigger 20 , second and third groups of inputs 21 and 22, respectively, tire group 23. 25

Блок 15 задания форматов содержит первый', второй и третий дешифраторы 24-26 соответственно, первый и второй счетчики 27 и 28 соответственно, первый, второй и третий ₃θ элементы И 29-31 соответственно, первый, второй и третий триггеры 32-34 соответственно, элемент 35 задержки, элемент ИЛИ 36, элемент НЕ 37.The format setting unit 15 contains the first ', second and third decoders 24-26, respectively, the first and second counters 27 and 28, respectively, the first, second and third ₃ θ elements AND 29-31, respectively, the first, second and third triggers 32-34, respectively , delay element 35, element OR 36, element NOT 37.

Распределитель 4 содержит элементы И 38-46, элементы ИЛИ 47-50, элементы НЕ 51 и 52, триггер 53.Distributor 4 contains elements AND 38-46, elements OR 47-50, elements NOT 51 and 52, trigger 53.

Логический коммутатор 5 содержит триггеры 54-56, коммутатор 57, элементы НЕ 58 и 59, элемент 60 задержки.Logic switch 5 contains triggers 54-56, switch 57, elements HE 58 and 59, delay element 60.

Формирователь 19 содержит триггер 61, элементы И 62 и 63, элемент ИЛИ 64, формирователь 65 длительности сигнала,· элемент НЕ 66.Shaper 19 contains a trigger 61, the elements And 62 and 63, the element OR 64, the driver 65, the duration of the signal, the element NOT 66.

Устройство работает следующим образом.The device works as follows.

В режимах обмена информацией устройства с модулем внешней памяти (например, накопитель на магнитной ленте) предварительно устанавливаются в нулевое состояние триггер 20 и элементы памяти распределителя 4,‘ коммутатора 5 и блока 15.In the modes of information exchange of the device with the external memory module (for example, a tape drive), the trigger 20 and the memory elements of the distributor 4, ‘of the switch 5 and the block 15 are preset to the zero state.

На блоке 3 задаются коды начального и конечного адресов области обмена памяти 1. Код конечного адреса поступает на входы блока 11 Код начального адреса поступает на коммутатор .12.At block 3, codes are specified for the starting and ending addresses of the exchange area of memory 1. The code for the ending address is fed to the inputs of block 11. The code for the starting address is sent to the switch .12.

По нулевому уровню сигнала на пятом выходе блока 3, поступающему на коммутатор 12, код начального адреса передается на разрядные входы счетчика 2, а по импульсу с седьмого выхода блока 3, поступающему через элемент ИЛИ 18 на управляющий вход счетчика 2, производится ввод кода начального адреса в счетчик 2.On the zero signal level at the fifth output of block 3, arriving at switch 12, the starting address code is transmitted to the bit inputs of counter 2, and the impulse from the seventh output of block 3, coming through the OR 18 element to the control input of counter 2, is entered. in counter 2.

На одном из выходов четвертой группы блока 3 задается единичный потенциал,который поступает на входы дешифраторов 24 и 25 блока 15 и преобразуется ими в коды модулей пересчета счетчиков 27 и 28. Значение модуля пересчета счетчика 27 соответствует количеству бит числа в байте обмена с модулем ввода-вывода, а счетчика 28 - количеству побайтных обменов, необходимых для передачи одного числа. На четвертом выходе блока задается потенциал логического нуля, разрешающий коммутатору 13 передавать на разрядные входы регистра 7 числа информацию с шин 23.At one of the outputs of the fourth group of block 3, a single potential is set, which enters the inputs of the decoders 24 and 25 of block 15 and is converted by them to the codes of the modules of the counting of counters 27 and 28. The value of the counting module of the counter 27 corresponds to the number of bits in the byte of exchange with the input module output, and the counter 28 - the number of byte exchanges required to transfer a single number. At the fourth output of the block, a potential of zero is set, allowing the switch 13 to transmit information from the busses 23 to the digit inputs of the register 7 in the number.

Данный сигнал, проходя через элемент НЕ 37, подготавливает к срабатыванию элемент И 29 в блоке 15, а проходя через элементы НЕ 51 и И 38„ подготавливает к срабатыванию элементы И 39, 40, 42 и 43.This signal, passing through the element NOT 37, prepares the element I 29 for actuation in block 15, and passing through the elements NOT 51 and And 38 „prepares the elements And 39, 40, 42 and 43 for operation.

При работе устройства в режиме ввода информации в память 1 из модуля внешней памяти на девятом выходе блока 3 задается потенциал,логического нуля, на восьмом выходе - потенциал логической единицы, который в коммутаторе 5 поступает на вход коммутатора 57, соответствующий заданию режима считывания модуля внешней памяти, и подготавливает к срабатыванию триггер 54, а в формирователе 19 подготавливает к срабатыванию элемент И 62.When the device is in the mode of inputting information into memory 1 from the external memory module, a potential of logical zero is set at the ninth output of block 3, and the potential of logical unit in switch 5 is fed to the input of switch 57 corresponding to the read mode of the external memory module at the eighth output , and prepares to trigger a trigger 54, and in the driver 19 prepares to trigger the element And 62.

На первом выходе блока 3 задается потенциал логической единицы, который подготавливает к срабатыванию элемент И 43, а проходя через элемент ИЛИ 47 на управляющий вход памяти 1, определяет его работу в режиме записи.At the first output of block 3, the potential of the logical unit is set, which prepares the element And 43 to trigger, and passing through the element OR 47 to the control input of memory 1, determines its operation in the recording mode.

На третьем выходе блока 3 задается потенциал логической единицы, разрешающий элементам К группы 14At the third output of block 3, a potential of a logical unit is set, allowing elements of group K 14

3 1177817 43 1177817 4

выдавать на шины 23 группы информацию с разрядных выходов регистра 7to issue information to the 23 groups of buses from the bit outputs of the register 7

По импульсу с второго выхода блока 3 производится выдача устройством команды (в данном режиме - 5A pulse from the second output of block 3 is performed by the device issuing a command (in this mode - 5

считывания) на выходы 9 устройства.readout) to the outputs 9 of the device.

При этом данный импульс устанавливает в коммутаторе 5 в единичное состояние триггер 54 по входу 52 и триггер 55 по входу 3. Сигнал с ,0 единичного выхода триггера 55, поступая на вход управления коммутатора 57, разрешает последнему передавать на выходы 9 устройства информацию, поступающую с восьмого и де- 15 вятого выходов блока 3, а проходя в коммутаторе 5 через элемент 60 задержки (время задержки определяется быстродействием коммутатора 57), устанавливает в единичное состоя- 20 ние триггер 56 по входу 1. Сигнал с единичного выхода триггера 56 устанавливает в формирователе ,19 в единичное состояние триггер 61, выходной сигнал которого подготавли- 25 вает к срабатыванию элементы Й 62 и ,63.At the same time, this pulse sets switch 5 to unit state at trigger 54 at input 52 and trigger at input 3. Signal c, 0 of the single output of trigger 55, entering the control input of switch 57, allows the latter to transmit information from device 9 the eighth and ninth outputs of block 3, while passing through switch 5 through delay element 60 (the delay time is determined by the speed of switch 57), sets trigger 20 at input 1 to one state. The signal from single output of trigger 56 sets t in the driver, 19 in one state trigger 61, the output signal of which prepares to trigger the elements X 62 and, 63.

По принятию команды к исполнению модуль внешней памяти меняет уровень сигнала на входе 8-1 устройства с ₃₀единичного на нулевой, который после инверсии элементом НЕ 59 устанавливает в нулевое состояние триггеры 55 и 56.Upon acceptance of the command for execution, the external memory module changes the signal level at input 8-1 of the device from ₃₀ unit to zero, which, after inversion with the element NOT 59, sets the triggers 55 and 56 to the zero state.

На этом заканчивается выдача ₃₅ This ends the issue of ₃₅

устройством команды модулю внешней памяти.device command module external memory.

После считывания с носителя информации байта числа модуль внешней памяти устанавливает единичные уровни сигналов на входах 8-1 и 8-2.After reading the byte of the number from the data carrier, the external memory module establishes single signal levels at inputs 8-1 and 8-2.

Далее устройство осуществляет ввод, первого числа, побайтно поступающего на входы 22. При вводе первого байта числа по единичному сигналу на входе 8-2 срабатывают элементы И 62, ИЛИ 64 и формирователь 65, вырабатывающий импульс, длительность котоροϊΌ достаточна для установки в единичное состояние триггера 20. ⁵⁰ Next, the device inputs the first number, coming in by one by one to the inputs 22. When the first byte of the number is input, a single signal at input 8-2 triggers the elements AND 62, OR 64 and the driver 65, generating a pulse, the duration of which is sufficient for setting the trigger state to one 20. ⁵⁰

Единичный сигнал триггера 20 запускает синхрогенератор 6, который выдает на свои выходы соответствующие сигналы Т1-Т8, разнесенные во вре- " мени. В первом цикле работы сии- ⁵⁵хронизатора 6 сигналы Т1 и ТЗ проходят соответственно через элементы И 3? и И 42 .распределителя 4 и производят параллельный ввод в регистр 16 поступившего байта числа и сдвиг на один разряд содержимого регистра 7, переписывая в него бит числа из регистра 16. По сигналу Тб в блоке 15 срабатывает элемент И 29, выходной сигнал которого увеличивает на единицу содержимое счетчика 27.A single trigger signal 20 starts the timing generator 6 which produces at its outputs corresponding signals T1-T8 in spaced vre- "Destiny. In the first cycle operation sii- ⁵⁵ hronizatora 6 signals T1 and TK extend respectively through AND gates 3? 42 and AND. distributor 4 and produce a parallel input into the register 16 of the received byte of the number and shift by one digit the contents of the register 7, rewriting the bit of the number from the register 16 into it. .

Так как содержимое счетчика 27 не равно нулю, дешифратор 26 выдает, нулевой сигнал, который закрывает элемент И 39. В каждом из следующих циклов работы синхрогенератора 6 сдвигается на один разряд содержимое регистров 7 и 16 и увеличивается на единицу содержимое счетчика 27. После переписи в регистр 7 последнего бита (бит н>) поступающего байта числа счетчик 27 вырабатывает сигнал переноса, который увеличивает на единицу содержимое счетчика 28 и после прохождения последовательно через элементы 35 задержки (время задержки определяется временем распространения переноса' в счетчике 28 и временем перехода триггера 32 из нулевого в единичное состояние), И 30 и ИЛИ 36 устанавливает в нулевое состояние триггер 54 блока 5 и триггер 20, останавливающий работу синхронизатора 6 по истечении текущего цикла его работы.Since the contents of counter 27 are not zero, decoder 26 outputs a zero signal that closes AND 39. In each of the following cycles of the clock 6, the contents of registers 7 and 16 are shifted by one digit and the contents of counter 27 increase by one. Register 7 of the last bit (bit n>) of the incoming byte of the number counter 27 produces a transfer signal, which increments the contents of counter 28 and, after passing successively through delay elements 35 (the delay time is determined by defamiliarisation transfer 'in the counter 28 and the time of transition of the trigger 32 in one state zero), AND 30 and OR 36 sets the zero state trigger 54 and trigger unit 5 20 stops the operation of the synchronizer 6 at the end of the current cycle operation.

По нулевому уровню сигнала на выходе 10-1 модуль внешней памяти устанавливает нулевые уровни сигналов на входах 8-1 и 8-2.According to the zero signal level at output 10-1, the external memory module sets zero signal levels at inputs 8-1 and 8-2.

Нулевой сигнал на входе 8-1 инвертируется элементом НЕ 58 и устанавливает в единичное состояние триггер 54.The zero signal at the input 8-1 is inverted by the element HE 58 and sets the trigger 54 to one state.

I ’ На этом заканчивается работа устройства по переписи в регистр 7 бит первого байта числа. Аналогично принимаются в регистр 16 и переписываются в регистр 7 биты остальных байтов числа. В цикле т переписи в регистр 7 последнего бита последнего к -го байта числа счетчик 28 вырабатывает сигнал переноса, который устанавливает в единичное состояние триггер 32. Сигнал с , нулевого выхода триггера’32 закрывает элемент И 30. Единичное состояние триггера 32 переписывается по сигналу Т8 в триггер 33, сигнал с единичного выхода которого подго5I ’This concludes the operation of the device according to the census in the register 7 bits of the first byte of the number. Similarly, are taken in register 16 and 7 bits of the remaining bytes of the number are written to the register. In the census t loop, register 7 of the last bit of the last byte of the number byte, counter 28, generates a transfer signal that sets trigger one to 32. The signal c of the zero trigger output '32 closes AND 30. The single state of trigger 32 is overwritten by T8 trigger 33, the signal from the single output of which is prepared

11778171177817

66

тавливает к срабатыванию элементы И 44 и 45 и триггер 53 по входу 8.forces elements 44 and 45 and trigger 53 to input 8 to trigger.

Так как элемент И 30 в блоке 15 закрыт, то синхрогенератор не останавливается и начинает (т+1)-й цикл работы, в котором по сигналу Т2, проходящему в блоке 4 через элементы И 45 и ИЛИ 48, производятся обращение к памяти 1 и запись в него содержимого регистра 7. По сигналу ТЗ устанавливается в нулевое состояние триггер 32. По сигналу Т4, проходящему через элементы И 44 и ИЛИ 49, увеличивается на единицу содержимое счетчика адреса 2. Сигнал Т7, проходя в блоке 15 . через элементы И 31 и ИЛИ 36, устанавливает в нулевое состояние триггеры 20 и 54. По сигналу Т8 нулевое состояние триггера 32 переписывается в триггер 33. На этом синхрогенератор заканчивает свою работу. Ввод в память остальных чисел аналогичен вводу первого числа и начинается с момента поступления единичных сигналов на входы 8-1 и 8-2 устройства, а заканчивается по сигналу равенства, поступающему с выхода блока 11 сравнения при равенстве текущего адреса в счетчике 2 с конечным адресом области обмена, заданным в блоке 3.Since AND 30 in block 15 is closed, the synchro-generator does not stop and starts (t + 1) -th cycle of operation, in which the signal T2 passing in block 4 through elements 45 and OR 48 takes place accessing memory 1 and writing the contents of register 7 to it. According to the TZ signal, the trigger 32 is set to the zero state. By the T4 signal passing through the AND 44 and OR 49 elements, the contents of the address counter 2 increase by one. The T7 signal passes in block 15. through the elements AND 31 and OR 36, sets to the zero state the triggers 20 and 54. By the signal T8, the zero state of the trigger 32 is rewritten to the trigger 33. At this, the clock generator finishes its work. The storage of the remaining numbers is similar to the input of the first number and starts from the moment a single signal arrives at inputs 8-1 and 8-2 of the device, and ends with an equality signal coming from the output of the comparator unit 11 if the current address in the counter 2 is equal to the final address of the area exchange specified in block 3.

Сигнал равенства с выхода блока 11, сигнал с единичного выхода триггера 33 и сигнал Т2, совпадая на входе 8 триггера 53, устанавливают в единичное состояние триггер 53, сигнал с нулевого выхода которого запрещает установку в единичное состояние по входу 81 триггера 54 и, ’ следовательно, дальнейший обмен информацией с модулем внешней памяти.The equality signal from the output of block 11, the signal from the single output of the trigger 33 and the signal T2, coinciding at the input 8 of the trigger 53, sets the trigger 53 to one state, the signal from the zero output of which prohibits the installation to single state on input 81 of the trigger 54 and, therefore , further exchange of information with the external memory module.

В режиме вывода информации из памяти 1 в модуль внешней памяти предварительно выполняются подготовительные действия, предшествующие режимам обмена информацией с модулей внешней памяти.In the mode of outputting information from memory 1 to an external memory module, preparatory actions are carried out previously prior to the modes of information exchange with external memory modules.

Затем на восьмом выходе блока 3 задается потенциал логического нуля, а на девятом выходе - потенциал логической единицы, который поступает на третий вход коммутатора 5, где подготавливает к срабатыванию по входу 52 триггер 56, на второй вход формирователя 19,’где подготавливает к срабатыванию элемент И 63,Then, at the eighth output of block 3, the potential of a logical zero is set, and at the ninth output, the potential of a logical unit, which goes to the third input of the switch 5, where it prepares a trigger 56 for triggering at input 52, and a second element prepares for triggering And 63

на третий вход блока 15, где подготавливает ,к срабатыванию по входам 51 и 8 триггеры 33 и 34 соответственно.to the third input of the unit 15, where it prepares, to trigger on inputs 51 and 8, the triggers 33 and 34, respectively.

На первом выходе блока 3.задается 'потенциал логического нуля, который, поступая на первый вход распределителя 4, а'затем - на вход элемен:та ИЛИ 47, определяет режим считывания памяти 1, а проходя через элемент НЕ 52, подготавливает к срабатыванию элементы И 40 и 41.На третьем выходе блока 3 задается потенциал логического нуля, по которому элементы И 14 логически отключают выходы регистра 7 от числовых шин 23.At the first output of the block 3. a potential of a logical zero is set, which, acting on the first input of the distributor 4, and then going to the input element: that OR 47, determines the mode of reading memory 1, and passing through the element NOT 52, prepares the elements for operation And 40 and 41. At the third output of block 3, the potential of a logical zero is set, according to which And 14 elements logically disconnect the outputs of register 7 from the number lines 23.

По импульсу с второго выхода блока 3 устанавливаются в единичное состояние по входам 51 и 3 триггеры 33 и 34, а также производится вьвдачэ команды записи модулю внешней памяти на шины 9 аналогично выдаче команды считывания при работе устройства в режиме ввода информации.The impulse from the second output of block 3 is set to one state on inputs 51 and 3, triggers 33 and 34, and the write commands to the external memory module on buses 9 are issued similar to issuing a read command when the device is in input mode.

После приема команды модуль внешней памяти устанавливает единичный сигнал на входе 8-1, по которому последовательно срабатывают в блоке 19 элементы И 63 и ИЛИ 64, формирователь 65, выходной сигнал которого устанавливает в единичное состояние триггер 20, запускающий синхрогенератор 6. В нулевом цикле работы синхрогенератора 6 по сигналу Т2, проходящему через элементы И 45 и ИЛИ 49,- производится обращение к памяти 1. Число из памяти 1 поступает на шины 23, проходит через коммутатор 13 на разрядные входы регистра 7 и вводится в него по сигналу Т4, поступающему на вход С2 регистра 7 через элементы И 41 и ИЛИ 50.After receiving the command, the external memory module establishes a single signal at input 8-1, according to which elements AND 63 and OR 64 are sequentially triggered in block 19, shaper 65, the output of which sets the trigger 20 that triggers synchronous generator 6 into one state. synchronous generator 6 by signal T2, passing through elements 45 and OR 49, memory 1 is accessed. The number from memory 1 goes to bus 23, passes through switch 13 to the bit inputs of register 7 and is entered into it by signal T4, incoming mu to the input of C2 register 7 through the elements And 41 and OR 50.

Сигнал Т4, проходя через элементы И 44 и ИЛИ 49, увеличивает на единицу содержимое счетчика 2. Сигнал Т8 устанавливает триггеры 33 и ι34 блока 15 в исходное состояние.The signal T4, passing through the elements AND 44 and OR 49, increases by one the contents of counter 2. The signal T8 sets the triggers 33 and 34 of block 15 to the initial state.

1в первом цикле работы синхрогенератора 6 по сигналу Т1 срабатывает .элемент И 39, на входы которого поступают единичные сигналы с выхода дешифратора 26, срабатывающего по исходному состоянию счетчика 27,1 in the first cycle of the clock 6, the signal T1 is triggered. Element And 39, the inputs of which receive single signals from the output of the decoder 26, triggered by the initial state of the counter 27,

И с выхода элемента И 38, срабатывающего при нулевом состоянии триггера 33 блока 15. Выходной сигнал элемента И 39 устанавливает в нуле7 117781And from the output element And 38, triggered when the zero state of the trigger 33 of the block 15. The output signal of the element And 39 sets to zero 7 117781

вое состояние регистр 17. В первом и кавдом из следующих циклов работы синхрогенератора 6 сигналы Т2 и ТЗ синхрогенератора 6, проходя через элементы И 43 и 42 на входы С1 5 регистров 17 и 7, осуществляют последовательный сдвиг на один разряд содержимого регистров 17 и 7, переписывая побитно содержимое регистра 7 в регистр 17. 10the new state of the register 17. In the first and each of the following cycles of the synchronous generator 6, the signals T2 and TZ of the synchronous generator 6, passing through the elements 43 and 42 to the inputs C1 5 of the registers 17 and 7, sequentially shift by one digit the contents of the registers 17 and 7, rewriting bit by bit the contents of register 7 into register 17. 10

Сигнал Тб, проходя через· элемент И 29, увеличивает на единицу содержимое счетчика 27. В цикле щ переписи в регистр 17 последнего бита формируемого в нем байта инфор- 15 мадии счетчик 27 вырабатывает сигнал переноса, который увеличивает на единицу содержимое счетчика байтов 28 и, проходя через элементы И 30 и ИЛИ 36, устанавливает в нуле- 20 вое состояние триггер 20, а в единичное состояние - триггер 56 коммутатора 5.The TB signal, passing through the AND 29 element, increases by one the contents of counter 27. In the census cycle, in register 17 of the last bit of the information byte-15 madi formed in it, counter 27 generates a transfer signal, which increases by one the contents of byte counter 28 and, passing through the elements AND 30 and OR 36, sets the trigger 20 to the zero-20 state, and the trigger 56 of the switch 5 to the single state.

По принятию байта числа, поступающего с выходов регистра 17 через 25 коммутатор 57 на выходы 9 устройства, модуль внешней памяти меняет на входе 8-1 уровень сигнала с единичного на нулевой, который, проходу через элемент НЕ 59, устанавливает в нулевое состояние триггер 56,By accepting a byte of the number coming from the outputs of register 17 through 25 switch 57 to outputs 9 of the device, the external memory module changes at input 8-1 the signal level from one to zero, which, when passing through the NOT element 59, sets the trigger 56 to the zero state,

По единичному сигналу, поступив- тему на вход 8-1, устройство начинает вывод второго байта числа, при этом последовательно срабатывают элементы И 63 и ИЛИ 64 и формирователь 65, устанавливается в единичное состояние.триггер 20 и запускается синхрогенератор 6. Дальнейшая работа устройства по формированию и передаче в модуль внешней памяти второго и последующих байтов числа аналогична его работе по формированию и передаче первого байта числа, начиная с первого цикла работы синхрогенератора. При передаче в регистр 17 последнего бита последнего (к-го) байта числа вырабатывает сигнал переноса счетчик 28, по которому устанавливается в единичное состояние триггер 32, сигнал с нулевого выхода которого закрывает элемент И 30 и запрещает останов синхрогенератора 6 по сигналу переноса счетчика 27.On a single signal, entering the input 8-1, the device starts outputting the second byte of the number, and the elements AND 63 and OR 64 and the driver 65 are sequentially triggered, set to one state.the trigger 20 and the synchronous generator 6 is started. the formation and transfer to the external memory module of the second and subsequent bytes of the number is similar to its work on the formation and transmission of the first byte of the number, starting from the first cycle of the sync generator. When sending the last bit of the last (kth) byte of the number to the register 17, a transfer signal is generated by a counter 28, according to which a trigger 32 is set to one, the signal from the zero output of which closes the element 30 and prevents the synchronous generator 6 from stopping by the transfer signal of counter 27.

По сигналу Т8 состояние триггера 55 32 переписывается в триггер 33.On signal T8, the state of the trigger 55 32 is rewritten to the trigger 33.

В следующем (т+1)-ом цикле работы синхрогенератора сигнал Т2, проходяIn the next (t + 1) th cycle of the clock generator, the T2 signal, passing

3535

4040

,4545

5050

7 87 8

через элементы И 45 и ИЛИ 48 блока 4, производит обращение к памяти 1. Поступая на вход 5 триггера 53, сигнал Т2 устанавливает его в единичное состояние при наличии с выхода блока 11 сигнала равенства кодов счетчика адреса 2 и конечного адреса области обмена памяти 1.through elements AND 45 and OR 48 of block 4, it accesses memory 1. By entering input 5 of flip-flop 53, signal T2 sets it to one state if the output signal from block 11 of the signal is equal to the codes of the address counter 2 and the final address of the memory exchange area 1.

Сигнал ТЗ устанавливает в нулевое состояние триггер 32.The TK signal sets the trigger 32 to the zero state.

Сигнал Т4, проходя через элемент И 41 и ИЛИ 50, производит ввод в регистр 7 числа, считанного из памяти 1., а проходя через элементы И 44 и ИЛИ 49, увеличивает на единицу содержимое счетчика адреса 2. По сигналу Т7, который проходит через элементы И 31 и ИЛИ 36, в устройстве прекращается работ-а синхрогенератора 6, и начинается обмен интерфейсными сигналами, сопровождающими выдачу байта информации в модуль внешней памяти, аналогично обмену при передаче предыдущих байтов информации.The signal T4, passing through the element AND 41 and OR 50, enters into the register 7 the number read from memory 1., and passing through the elements AND 44 and OR 49, increases by one the contents of the address counter 2. By the signal T7, which passes through the elements AND 31 and OR 36, in the device, the work of the synchronous generator 6 stops, and the exchange of interface signals that accompany the output of a byte of information to the external memory module begins, similar to the exchange during the transmission of previous bytes of information.

По сигналу готовности модуля внешней памяти к дальнейшему обмену, поступающему на вход 8-1, вновь производится запуск синхрогенератора 6 и работа устройства происходит аналогично его работе по выводу байтов первого числа.The readiness signal of the external memory module to the further exchange, coming in at input 8-1, again starts the synchronization generator 6 and the device operates in the same way as its output of the first number bytes.

Вывод информации заканчивается по совпадению на К-входе триггера 6 единичного сигнала с нулевого выхода триггера 53 с сигналом с выхода элемента И 31, которые устанавливают в нулевое состояние триггер 61, выходной сигнал которого закрывает элемент И 63 и запрещает установку в единичное состояние триггера 20 и запуск синхрогенератора 6.Information output ends by coincidence on the K-input of the trigger 6 of a single signal from the zero output of the trigger 53 with the signal from the output of the element 31, which set the trigger 61 to the zero state, the output signal of which closes the element 63 and prohibits the installation in the single state of the trigger 20 and start of a synchronous generator 6.

В режиме обмена информацией устройства с отлаживаемой системой предварительно устанавливаются в нулевое состояние триггер 20 и элементы памяти блока 15. На первом, втором, третьем, седьмом, восьмом и девятом выходах блока 3 задаются уровни логического нуля. На пятом выходе блока 3 задается уровень логической единицы, разрешающий коммутатору 12 передавать на разрядные входы счетчика 2 коды адресов от отлаживаемой системы, поступающие на входы 21.In the device information exchange mode with the system being debugged, the trigger 20 and the memory elements of block 15 are preset to the zero state. On the first, second, third, seventh, eighth and ninth outputs of block 3, logical zero levels are set. At the fifth output of block 3, the level of the logical unit is set, allowing the switch 12 to transmit address codes from the system being debugged to the inputs 21 to the bit inputs of the counter 2.

9 11779 1177

На первый вход устройства поступает сигнал от отлаживаемой системы, который проходит через элемент ИЛИ 18 и, поступая на вход управления счетчика 2, производит $ параллельный ввод в него кода адреса от отлаживаемой системы.The first input of the device receives a signal from the system being debugged, which passes through the element OR 18 and, acting on the control input of counter 2, makes $ parallel input into it of the address code from the system being debugged.

На второй вход устройства поступает сигнал обращения от отлаживаемой системы, который далее прохо- 10 дит на шестой вход распределителя 4, вход элемента ИЛИ 47 и вход управления режимом обращения памяти 1.The second input of the device receives a reference signal from the system being debugged, which then passes to the sixth input of the distributor 4, the input of the element OR 47 and the input of the control of the mode of memory conversion 1.

По сигналу от отлаживаемой системы, поступающему на третий, вход 15 устройства и далее на седьмой вход распределителя 4, вход элемента ИЛИ 48, производится обращение к памяти 1, который в зависимости от режима обращения или записывает 20 число, поступившее на шины 23, или выдает число на шины 23. По сигналу, поступающему на четвертый вход устройства и далее на восьмойThe signal from the system being debugged, arriving at the third, device 15 input and then at the seventh valve 4 input, the input element OR 48, memory 1 is accessed, which, depending on the access mode, records or 20 the number received on the bus 23, or issues the number on the bus 23. On a signal coming to the fourth input of the device and forth to the eighth

вход блока управления и вход эле- 25 мента ИЛИ 49, увеличивается содержимое счетчика 2.the input of the control unit and the input of the element 25 or 49, the contents of counter 2 increase.

В режиме коррекции содержимого памяти 1 на первом, восьмом и десятом выходах блока 3 задается уро- 30 вень логического нуля, на четвертом выходе - сигнал логической единицы, который подготавливает к срабатыванию элемент И 46, устанавливает в единичное состояние триггер 33 по входу 82, разрешает коммутатору 13 передавать на разрядные входы регистра 7 число, поступающее с третьей группы выходов блока 3. НаIn the correction mode of the contents of memory 1 on the first, eighth and tenth outputs of block 3, the logic level of zero is set; on the fourth output, the signal of the logical unit that prepares element 46 for triggering, sets trigger one at input state 82, allows switch 13 to transfer to the bit inputs of register 7, the number coming from the third group of outputs of block 3. On

117 10117 10

третьем выходе блока 3 задается потенциал логической единицы, по которому элементы И группы" 14 логически подключают выходы регистра 7 к шинам 23 устройства. .the third output of block 3 sets the potential of the logical unit, according to which the elements of the AND group "14 logically connect the outputs of register 7 to the buses 23 of the device.

На пятом выходе блока 3 задается потенциал логического нуля, по которому код адреса корректируемой ячейки, поступающий с второй группы выходов блока 3, передается коммутатором 12 на разрядные входы счетчика 2 и вводится в счетчик 2 по импульсу, который поступает с седьмого выхода блока 3 чере з' элемент ИЛИ 18 на вход управления счетчика 2.The fifth output of block 3 sets the potential of logical zero, by which the address code of the adjustable cell, coming from the second group of outputs of block 3, is transmitted by switch 12 to the discharge inputs of counter 2 and entered into counter 2 by pulse, which comes from the seventh output of block 3 the element OR 18 to the control input of the counter 2.

По импульсу, поступающему с шестого выхода блока 3, устанавливается в единичное состояние триггер 20, запускающий синхрогенераторThe pulse coming from the sixth output of block 3, is set in one state trigger 20, the triggering clock

6. По сигналу Т1, проходящему через элемент И 46 и ИЛИ 50 распределителя 4,производится параллельный ввод в регистр 7 числа, поступившего с выхода коммутатора 13, которое затем через группу элементов И 14 поступает на числовые шины 23.6. The signal T1, passing through the element And 46 and OR 50 of the distributor 4, is parallel input into the register 7 of the number received from the output of the switch 13, which then through a group of elements And 14 enters the numeric tires 23.

По сигналу Т2, проходящему через элементы И 45 и ИЛИ 48, произ водится обращение к памяти 1 и ^изапись числа с группы шин 23. По сигналу Т4, проходящему через элементы И 44 и ИЛИ 49, увеличивается на единицу содержимое счетчика 2, а по сигналу Т7, проходящему че»· рез элементы И 31 и ИЛИ 36, устанавливается в нулевое состояние триггер 20, и останавливается'синхрогенератор 6.On signal T2 passes through the AND 45 and OR 48, pro usual memory access ^and write 1 and a group of the tire 23. By T4 the signal passing through the AND gates 44 and OR 49, is incremented the counter 2, and on signal T7, passing che »· cut elements AND 31 and OR 36, is set to the zero state of the trigger 20, and stops the clock generator 6.

11778171177817

Claims

1. DEVICE FOR PROJECT DEBUG, containing memory, address counter, switch block, distributor, logical switch, synchronous generator, number register, with the inputs of the first memory group connected respectively to the bit outputs of the address counter, the first output of the switch block connected to the first distributor input, the second output - with the first input of the logic switch, the first group of inputs of which is the first group of device inputs, the first and second groups of outputs of the logic switch are corresponding groups of device outputs, characterized in that, for the purpose of simplification, it contains a comparison unit, first and second switches, a group of elements And, a format setting block, input and output registers, an OR element, a pulse shaper, a trigger, and the inputs of the first group of the comparisons are connected to the corresponding outputs of the first group of the switch block, and the inputs of the second group to the corresponding bit outputs of the address counter, the bit inputs of which are connected respectively to the outputs of the first switch, the inputs of the first which group is connected to the corresponding outputs of the second group of the switch block, the second group of inputs of the first switch is the second group of inputs of the device, the chats of the device group are connected respectively to the memory group buses, the outputs of the AND group elements and the inputs of the first group of the second switch, the inputs of the second group of which are connected to the corresponding outputs of the third group of the switch block, and the outputs of the second switch - with the corresponding bit inputs of the first register, the bit outputs of which The second is connected to the information inputs of the corresponding AND elements of the group, the second output of the switch block is connected to the first input of the format specifier block, the third output is connected to the control inputs of the AND elements of the group, the fourth output is connected to the control input of the second switch, the second inputs of the distributor and the format specifier block, the fifth the output with the control input of the first switch, the sixth output with the 51 input of the trigger, and the seventh output with the first input of the OR element, the second input of which is the first input of the device and the output connected to the input ohm control of the address counter, the inputs of the second group of the logic switch are connected to the corresponding bit outputs of the output register, the second input of the logic switch is connected to the eighth output of the switch block and the first

1177817

the input of the pulse shaper, the third input with the ninth output of the switch block, the third input of the format specifier block and the second input of the pulse shaper, the third and fourth inputs of which are connected respectively to the first and second inputs of the first group of device, the output of the pulse shaper is connected to the 82-trigger input To-input of which is connected to the fourth input of the logical switch and the first. the output of the format task block, the second, third and fourth outputs of which are connected respectively to the third, fourth and fifth inputs of the distributor, the first and second outputs of which are connected respectively to the access input and the memory control input, the third, fourth and fifth outputs to the C1 inputs of the register number, output and input registers, respectively, the sixth output - with the C2 input of the number register, the seventh output - with the C2 inputs of the input and output registers, the eighth output of the distributor is connected to the counting input of the address counter, d the ninth output - with the fifth inputs of the logic switch and the pulse shaper, the bit inputs of the input register are the third group of device inputs, the high-level output of the input register is connected to the регистра-input of the number register, the high-level output of which is connected to the ϋ-input of the output register and the eighth inputs of the distributor are respectively the second, third and fourth inputs of the device, the output of the comparator is connected to the ninth input of the distributor, the single output of the trigger is connected to the input of the start synchronous generator, the third output of the second group of the device is connected to the sixth input of the pulse shaper, the seventh input of which is connected to the fifth output of the format specifier block, the outputs of the fourth group of the switch block are connected respectively to the inputs of the format specifier block group, T1-T8 — the sync generator outputs ^ are connected to the corresponding the inputs of the distributor and the block specifying formats.

2. Device pop. 1, characterized in that the format setting block contains two counters, three decoders, three triggers, three AND elements, an OR element and an NOT element, while the inputs of the first and second decoders are combined and are the inputs of a flea group, the outputs of the first and the second decoders are connected to the corresponding inputs of the conversion factors, respectively, of the first and second counters, the bit outputs of the first counter are connected respectively to the inputs of the third decoder, the counting input of the first counter is connected to the output n The first element And the transfer output - with the input of the delay element and the counting input of the second counter, the transfer output of which is connected to the 3 input of the first trigger, the K input of which is the TK input of the unit, the single output of the first trigger connected to the ϋ input of the second trigger, Zero "output - with the first input of the second 'element And, the second input of which is connected to the output of the delay element, C-input of the second trigger connected to the K-input of the third trigger and is the T8 input of the block, the first 31 inputs of the second and third triggers are' first input block , the second 31 inputs of the second and third flip-flops are the third input of the block, the zero output of the second flip-flop is connected to the first input of the first element I and is the third output of the block, the single output of the second trigger is the second output of the block and the second input which is connected to the zero output of the third trigger, and the third input is the T7 input of the block, the outputs of the second and third elements AND are connected respectively to the first and second inputs of the OR element, the output of which is the first output m block, the input element is NOT the second input of the block and is connected to the 52 input of the second trigger, the output of the third decoder is the fourth output of the block, the output of the element is NOT connected to the second input of the first element AND, the third input is TB input of the block, the fifth output is block is connected to the output of a third of its element I.

1177817