SU1024880A1 - Круговой интерпол тор - Google Patents

Abstract

КРУГОВОЙ ИНТЕРПОЛЯТОР,, содержащий первый накопительный сумматор подключенный первыми информационйыкм входами к выходам первого, второго и третьего блоков элементов И, соединенных пе{эвыми входами с соответствующими первыми выходами логического блока, подключенного вторым выходом к сбросовому входу первого накопительного сумматора, третьими выходами к первым входам четвертого и питого блоков элементов И, первым входом - к выходу генератора импульсов, третьим и четвертым выходами соответственно к суммирующему и вычитающему входам / первого регистра, а п тым и шестым выходами соответственно - к суммирующему и вычитающему входам второго регистра , отли чающийс  тем, что, с целью повышени  точности и расширени  области применени  интерпол тора , в него введены схема сравнени , два блока инверторов, комбинационный сумматор и второй накопительный сумматор , соединенный первыми ииформаци . юнными входами с выходами четвертого. , и п того блока элементов И; вторым информационным входом и сбросовым входом соответственно - с четвертым ц п тым выходами логического блока, а выходами -с вторыми входами первого блока элементов И и с первыми входами схемы .сравнени , подключенной вторыми входами к выходам первого накопительного сумматора и к вторым входам п ,того блока элементов И, а выходом .к второму входу логического блока, св занного седьмым выходам с управ- . л ющим входом первого блока инверS торов, подключенного информационными входами к выходам первого регистра, а выходами - к вторым входам третьего блока элементов И и к первым входам комбинационного сумматора, соединенного знаковым выходом с третьим входом логического блока, информационными выхода 1 - с вторыми входами четвер- Ю того блока элементов И, а вторыми входаj ми - с вторыми входами второго блока i 4 элементов И, с выходами второго блока 00 00 инверторов, св занного управл ющим входом с восьмым выходом логического блока, а входами - с информационными выходами второго регистра, подключенного знаковым выходом к четвертому входу логического блока, соединенного п тым входом со знаковым выходом первого регистра,а шестым входом - к шине Пуск, причем второй вход первого накопительного сумматора подключен к четвертому выходу логического блока.

Description

Изобретение относитс  к вычислительной технике, а именно к устройствам отображени  графической информаци на диспле х или графостроител х, а также к устройствам программного управлени  станками.

В этих устройствах входные данные (координаты начальной точки) преобразуютс  в унитарный код импульсов, действующих по каждой координате и распределенных во времени так, чтобы траектори  рабочего органа была бы наилучшей аппроксимацией дуги окружности , проход щей через начальную точку и имеющей радиус, равней рассто нию от нее до центра координат.

Известен круговой интерпол тор, содержащий регистры координат, сумматоры , логические , - вентильные схемы занесени  Чиселi генератор тактовых импульсов (.ij .

Недостатком такого интерпол тора  вл етс  небольша  томность аппрокси мации, неравномерность линейной скорости подачи рабочего органе, что е конце концов вли ет, например, на томность обработки деталей.

Наиболее близким техническим решением к изобретение  вл етс  круговой интерпол тор, содержащий регистры текущих координат, накопительные сумматоры , логический блок определени  знака, тактовый генератор, вентильныб схемы занесени  чисел ГзД .

К недостаткам известного устройства относ тс  значительна  методическа  погрешность аппроксимации, достигающа  одного шага интерпол ции, и неравномерность (достигающа  1, раза) линейной скорости подачи при Обработке детали,Кроме того, интерпол тор может работать только в первом квад ранте (при положительных координатах X иу).

Целью изобретени   вл етс  повушение точности и расширение области применени  интерпол тора.

ГЬэставленна  цель достигаетс  тем, в круговой интерпол тор, содержащий первый накопительный сумматор, подключенный первыми информационными входами к выходам первого, второго и третьего блоков элементов И, соединенных первыми входами с соответствующими первы)и выходами логического блока, подключенного вторым выходом к сбросовому входу первого накопительного сумматора, третьими выходами - к первым входам .четвертого и п того

блоков элементов И, первым входом к выходу генератора импульсов, третьим и четвертым выходами соответственно - к суммирующему и вычитающему выходам первого регистра, а п тым и шестым выходами соответственно - к суммирующему и вычитающему входам второго регистра, введены схема сравнени , два блока инверторов, комбинационный сумматор и второй накопительный сумматор,соединенный первыми информационными входами с выходами четвертого и п того блока элементов И, вторым информационным входом и сбросовым входом соответственно - с четвертым и п тым выходами логического блока, а выходами - с вторыми входами первого блока элементов И и с первыми входами схемы сравнени , подключенной

0 вторыми входами к выходам первого накопительного сумматора и к вторым входам п того блока элементов И, а выходом - к второму входу логического блока, св занного седьмым выходом с

управл ющим входом первого блока инверторов , подключенного информационными Входами к выходам первого регистра , а выходами - к вторым входам третьего блока элементов И и к первым

0 входам комбинационного сумматора, соединенного знаковым выходом с третьим .входом логического блока, информационными выходами - с вторыми входами четвертого блока элементов И, а вторыми входами - с вторыми входами второго блока элементов И, с выходами второго блока инверторов св занного управл ющим входом с восьмым выходом логического блока, а входами - с информационными выходами второго регистра , подключенного знаковым выходом к четвертому входу логического блока, соединенного п тым входом со знаковым выходом первого регистра, а шестым

5 входом - к шине Пуск, причем второй вход первого накопительного сумматора подключен к четвертому выходу логического блока.

Предложенна  конструкци  интерпо-

Q   тора обеспечивает его работу с выдачей координатных импульсов под каждый импульс генератора тактовых импульсов по координате, модуль величины которой меньше и оптимальное (в смысле минимума погрешности) раст пределение импульсов по -координате, модуль величины которой больше. Логический блок осуществл ет слежение за разностью модулей отклонени  двух прогнозируемых ности (одно из ным движением по одной координате, другое -по двум,т.е. по диагонали), получаемой на выходе схемы сравнени  и, выбрав меньше из них, задает движен в одно из двух положений, т.е. либо выдает импульс по .одной, либо - импульсы по обеим координатам (по диагонали ). На фиг.1 дана структурна  схема интерпол тора; на фиг.2 - k - соответственно блок-схемы логического блока, блока инверторов и схемы срав нени  . Круговой интерпол тор содержит пе вый и второй регистры., 1 и 2, суммирую щие входы. 3 первого и второго регистров , вычитающие входы k первого и второго регистров, первый и второй блоки инверторов 5 и 6, комбинационный , сумматор 7,третий блок э 1ементов И 8, второй блок элементов И 9, четвертый блок элементов И 10, первый накопительный сумматор 11, схему срав нени  12.п тый блок элементов И 13, второй накопительный сумматор первый блок элементов И 15 генератор импульсов 16, первый вход 17 логического блока, логический блок 18, второй , третий, п тый, четвертый, шестой входы 19-23 логического блока, первый , шестой, седьмой, восьмой выходы логического блока, управл ющие входы 30 и 31 первого и второго блока инверторов; первые выходы 32-З логического блока; третьи выходы 35 и 36 логического блока; второй выход 37 ло гического блока, п тый выход 3.8 логического блока, сбросовые входы 39 и t первого и второго накопительных сумма торов; четвертый выход 1 логического блока, вторые входы 2, первого и второго накопительных сумматоров. Логический блок 18 содержит первые (двухвходовые ) элементы И 3, первые элементы ИЛИ 44, вторые (трехвходовые) элементы И 45, элементы НЕ 46, RSтриггер 47, линию временной задержки 48, дифференцирующую цепь 48, схемы СЛОЖЕНИЕ riO МОДУЛО ДВА 50. Волоки инверторов 5 и 6 содержат вторые (двух входовые) эле.менты ИЛИ 51, элементы ЗАПРЕТ 52, схемы СЛОЖЕНИЕ ПО МОДУШ ДВА 53 третьи элементы И 54, Схема сравнени  12 содержит два инвертора 55 четвертые элементы .И 56, третьи элементы ИЛИ 57. 3}02kQSO4 положений от окруж- Выходы второго и третьего блоков них св зано с возмож- элементов И 9 и 8, объедин  сь поразр дно , св заны с входами первого (п+1)-разр дного накопительного сумматора 11, выход которого поступает на второй вход схемы сравнени  12 и через ()-разр дный блок элементов И 13, объедин  сь старшими разр дами с выходами п-разр дного блока элементов И 10, поступают на вход второго (n+V)-разр дного накопительного сумматора Т, выход которого соединен с первым входом схемы сравнени  12, и через (п+Поразр дный блок элементов И 15 на вход сумматора 11, Интерпол тор работает следующим образом. В исходном состо нии накопительные сумматоры И и I сброшены в О, а в регистры t и 2 занесены координаты начала круговой траектории (относительно центра круга). По сигналу Пуск, поступающему на вход 23 логического блока 18, высокий потенциал, дифференциру сь с помощью цепочки 49, через элемент ИЛИ и выход производит установку в состо ние 4V и +2 накопительных сумматоров 11 и 1 соответственно. Очередной импульс от тактового генератора 16,пройд  открытый элемент И 43, поступает на вход линии задержки 48 и, пройд  на вход R триггера 47, устанавливает его в О. Кроме того, . он проходит на вход Зб и разрешает перепись числа с выхода комбинационного сумматора 7, равного разности модулей координат ±(х) и +(у) с теми или иными знаками, задаваемыми блоками инверторов (знака) 5 и 6 в зависимости от квадранта, через блок элементов И 10 на подсуммирование накопительным сумматором 14. Причем под- . суммирование производитс  со сдвигом/ на один разр д влево, т.е. фактически подсуммируетс  величина 2(+/х/+/у/). Кроме того,этим же сигналом с выхода элемента И 43 в накопительный сумматор 11 через блоки элементов И 9 или 8 подсуммируетс  2х или 2у в зависимости от того, что больше по модулю у или X. Это определ етс  1-й и 2-й логическими схемами СЛОЖЕНИЕ ПО МОДУШ ДВА 50, входами которых  вл ютс  знак X, знак у и знак их разности, снимаемые через входы 21, 22 и 20 логического блока 18 с регистров I и 2 и комбинационного сумматора 7. В зависимости от сигнала на выходе 2-й схемы 50 открываетс  либо один, либо другой логический элемент 3, которые и пропускают сигнал На выход 32 или 33. Они соединены с синхровходами (п-разр дных) блоков элементов И 9 и 8; пропускающих числа на вход накопительного сумматора 11. Установившиес  после суммировани  значени  с сумматоров 11 и И подаютс  на вход схемы сравнени  12, котора  сравнивает содержимое обоих сумма торов по модулю и выдает сигнал 1 если содержимое первого сумматора больше содержимого второго сумматора fi. Этот сигнал поступает через вход 19 в логический блок 18 -через соответствующий логический элемент стробируемый сигналом с первого промежуточного выхода линии задержки, на запуск логических элементов, формирующих приращение ±дх и +йу, которые поступают через выходы 24-2 на вход увеличени  или уменьшени  текущих значений координат, содержащихс  в регистрах 1 и 2., Эти сигналы приращений  вл ютс  выходами интерпол тора . Кроме того, сигнал с выхода логического элемента И поступает на вход триггера kj, где он запоминаетс  на врем  одного такта. Сигнал с второго промежуточного Ехода линии задержки обеспечивает через выход 37 или 38 сброс 6 О того накопительного сумматора (из 11 и И), модуль числа в котором больше. Это делаетс  с помощью соответствующих элементов И 13, управл емых выходами триггера, запомнившего соотношение этих значений в данном такте. Сигнал с третьего прокйжуточного выхода линии задержки tS с помощью соответствующих элементов И 13 обеспечивает занесение меньшего числа од .ного из сумматоров в другой, который перед этим был сброиен в О. Это выполн етс  под управлением триггера if. Выходной сигнал с линии задержки kB через логический элемент ИЛИ до бавл ет через выход il и входы k2 cy маторов 1 к значению первого суммэтора 11 и 2 - второго сумматора I. Величина линии задержки 48 должна быть выбрана не больше периода тактовых импульсов генератора 1б за вычетом времени,,необходимого на одно подсуммирование числа к сумматору 11 и Vt. Интерпол тор может быть реализован на интегральных микросхемах, а также на МИС или СИС. В основу алгоритма цифрового кругового интерпол тора положен принцип движени  либо по диагонали (т.е. им-, пульсы есть по обеим координатам), если меньшее по модулю число находитс  во втором накопительном сумматоре И, Либо по координате, модуль величины которой меньше (т.е. импульс есть только по этой координате, если меньшее число по модулю находитс  на первом сумматоре 11. Числа, наход щиес  в сумматорах, пропорциональны прогнозируемым отклонени м траектории, от окружности при двух возможных продолжени х движени  (по диагонали или вдоль одной из координат). Так происходит на каждом такте вплоть до такта, когда текущие координаты достигнут конечных значений, jзадаваемых извне. Элементы этого сравнени  на фиг.1 не показаны. Благодар  применению вновь введенных блоков (сумматоры, инверторы знака, схема сравнени ) снижена методическа  погр ешность вдвое, она не более 0,5 шага интерпол ции, коэффициент неравномерности снижен с I, до 1,12 (т.е. С/Тдо лГ5/2). Кроме того, предлагаемый интерпол тор может работать в любом квадранте, т.е. при любых знаках текущих координат, в том числе и переход  из квадранта в квадрант. Методическа  (а том числе и максимальна ) погрешность снижена в два раза. Это позвол ет, например, выбрать шаг вдвое больше и, таким образом , ускорить процесс интерпол ции без какого-либо ухудшени  качества обработки или изображени . Более равномерное поступление импульсов , а соответственно и более равномерна  скорость обработки позвол ет отказатьс  от дополнительных узлов модул ции  ркости луча ЭЛТ, улучшает динамические характеристики систем программного управлени . Улучшает также качество изображени  на экране ЭЛТ за счет лучших динамических свойств интерпол тора.

П

Пуси

Фи&2

Claims (1)

1. КРУГОВОЙ ИНТЕРПОЛЯТОР,, содержащий первый накопительный сумматор^ подключённый первыми информационными входами к выходам первого, второго и третьего блоков элементов И, соединенных первыми входами с соответствующими первыми выходами логического блока, подключенного вторым выходом к сбросовому входу первого накопительного сумматора, третьими выходами к первым входам четвертого и пятого блоков элементов И, первым входом - к выходу генератора импульсов, третьим и четвертым выходами соответственно к суммирующему и вычитающему входам / первого регистра, а пятым и шестым выходами соответственно - к суммирующему и вычитающему входам второго регистра, отли чающийся тем, что, с целью повышения точности и расширения области применения интерполятора, в него введены схема сравнения, два блока инверторов, комбинационный сумматор и второй накопительный сумматор, соединенный первыми информаци. <онными входами с выходами четвертого. . и пятого блока элементов И; вторым информационным входом и сбросовым входом соответственно - с четвертым ’и пятым выходами логического блока, а выходами -с вторыми входами первого блока элементов И и с первыми входами схемы сравнения, подключенной вторыми входами к выходам первого накопительного сумматора й к вторым входам пя,того блока элементов И, а выходом к второму входу логического блока, связанного седьмым выходом с управ- . ляющим входом первого блока инверторов, подключенного информационными входами к выходам первого регистра, а выходами - к вторым входам третьего блока элементов И и к первым входам комбинационного сумматора, соединенного знаковым выходом с третьим входом логического блока, информационными выходами - с вторыми входами четвертого блока элементов И, а вторыми входаI ми - с вторыми входами второго блока ι элементов И, с выходами второго блока инверторов, связанного управляющим входом с восьмым выходом логического блока, а входами - с информационными выходами второго регистра, подключенного знаковым выходом к четвертому входу логического блока, соединенного пятым входом со Знаковым выходом первого регистра,а шестым входом - к шине Пуск, причем второй вход первого накопительного сумматора подключен к четвертому выходу логического блока.

   SU ...Л 024880